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简介：本资源是一份面向射频与通信系统工程师的ADS电路包络仿真实战指南，聚焦GSM、CDMA等调制信号在时域与频域下的建模与分析，解决高频电路非线性失真、相位畸变及解调性能评估等核心设计难题。文档以完整实验流程为主线，涵盖PtRF源与behavioral Amp搭建、包络控制器参数设置、GSM 1900MHz放大器仿真、解调器配置、信道功率计算等12个关键步骤，并深入解析失真引入、滤波器相位补偿、调制曲线对比及频谱图生成等实操细节。资源为单文件PDF，大小1.14MB，内容结构清晰，含原理图配置说明、参数设置要点、图形化结果解读及数据矩阵分析提示，便于快速上手与复现。目前已有178人学习下载，适合具备ADS基础的中高级射频工程师用于项目验证、教学参考或技能深化。

1. 为什么电路包络仿真在射频功放设计中不可跳过——ADS 里不是“跑个瞬态就完事”

很多刚接手 Doherty 放大器、GaN 功放或宽带多载波发射链路的工程师，第一反应是打开 ADS 做瞬态仿真（Transient）：设好输入信号、偏置、负载，点下仿真按钮，等几分钟，看时域波形和频谱。结果发现：仿真耗时动辄数小时，内存爆到 32GB 还没收敛；谐波阶数一调高，节点数指数级增长；更糟的是，当输入是 4G/5G OFDM 信号（含 100+ 子载波、峰均比 8~10dB），瞬态仿真根本跑不起来——不是报错“time step too small”，就是输出失真严重，和实测 EVM 差 3~5dB。这时才意识到：瞬态仿真不是不能用，而是不该用在包络变化慢、载波频率高、带宽窄但调制复杂的场景里。电路包络仿真（Circuit Envelope Simulation）正是为此而生：它把信号拆成“缓慢变化的包络”+“快速振荡的载波”，只对包络做时间步进，载波部分用频域解析，计算量降为瞬态的 1/10～1/50，且能天然支持 AM-AM/AM-PM、记忆效应建模、多音互调分析。它不是 ADS 的“高级功能”，而是射频前端仿真工作流里必须前置的建模环节——尤其当你手头是村田 PA 模块、Qorvo GaN HEMT 或自研 Doherty 结构时，包络仿真是连接原理图、S 参数、非线性模型与实测指标之间的唯一可信桥梁。

2. 从 ADS 原理图到包络仿真：四步构建可收敛、可复现的仿真环境

电路包络仿真不是简单换一个仿真控制器，而是整套建模逻辑的切换。ADS 默认新建项目用的是“SP”（S-Parameter）或“Transient”仿真控制器，而包络仿真必须使用Circuit Envelope (CE)控制器。这一步选错，后面所有设置都无效。下面以典型 2.6GHz Doherty 功放为例，说明如何从零搭建一个稳定运行的 CE 仿真环境。

2.1 选择正确的仿真控制器并配置基础参数

在 ADS 原理图空白处右键 →Insert > Simulation Controller > Circuit Envelope，插入 CE 控制器。双击打开其属性面板，关键参数如下表：

提示：Envelope Bandwidth不是“信号带宽”的简单复制。若输入是 5G NR 100MHz 信号，但功放本身带宽仅 80MHz，则此处应设80e6，否则仿真会强行解析超出器件响应能力的高频包络分量，引发虚假谐波和收敛失败。

2.2 构建符合 CE 要求的激励源与负载结构

CE 仿真对源和负载有硬性约束：所有源必须是“包络兼容型”。ADS 中常见错误是直接拖入PORT或SIGNAL_SRC——它们属于 S 参数/瞬态源，CE 无法识别。正确做法是：

• 使用ENVELOPE_SRC元件（位于Simulation > Circuit Envelope > Sources）；
• 双击设置Fundamental Frequency与 CE 控制器一致；
• Envelope Data栏填入.env文件路径（如ofdm_20mhz.env），或直接点击Edit Envelope手动定义包络序列；
• 对于多音测试（Multi-tone），用MULTITONE_SRC，并明确指定各音频率偏移（如[-10e6, 0, 10e6]）。

负载端同样不能用普通PORT。必须使用ENVELOPE_LOAD（位于Simulation > Circuit Envelope > Terminations），其Impedance设为50（单位欧姆），Type设为Real（CE 不支持复数阻抗动态更新）。

2.2.1 快速生成 OFDM 包络数据文件（.env）

手动写 .env 文件效率低，推荐用 ADS 内置脚本生成。在原理图中插入ENVELOPE_SRC后，点击Edit Envelope→Generate→ 选择OFDM类型，填入：

• Number of Subcarriers:100
• Modulation:QPSK
• CP Length:1/8
• Power Backoff:7.5（dB，对应 PAPR=7.5dB）
• 点击OK，ADS 自动生成时域包络序列并存为临时 .env 文件。

该文件本质是两列文本：第一列为时间点（秒），第二列为复数包络值（格式如1.234+0.567i）。你可用文本编辑器打开查看，确认首行时间从0开始、步长恒定（如5e-9），这是 CE 正确解析的前提。

2.3 非线性器件模型的 CE 适配要点

CE 仿真能否反映真实功放行为，核心在于器件模型是否支持包络域解析。ADS 自带的FET、BJT等理想模型不支持 CE，必须替换为：

• X-parameter 模型：村田、Qorvo 等厂商提供的.pxi文件，内含多偏置、多频率下的非线性散射参数，CE 可直接调用；
• Compact Model（如 EEHEMT、Angelov）：需在模型属性中勾选Enable Envelope Simulation；
• Verilog-A 行为模型：代码中必须包含envelope关键字声明，例如：

  module pa_model(in, out); electrical in, out; parameter real gain_db = 30; analog begin V(out) <+ gain_db * V(in); // 简化示意，实际需含 AM-AM/AM-PM 查表 end endmodule

  注意：Verilog-A 模型若未声明envelope，CE 仿真器会跳过该器件，导致结果完全错误——务必检查模型文档或用 ADS 的Model Checker工具验证。

3. 解析包络仿真结果：不只是看频谱，更要读取 EVM、ACPR、功率回退曲线

CE 仿真完成后，结果不是一张静态频谱图，而是一组可编程提取的时域/频域数据集。ADS 将输出存为Dataset，需用Data Display或Equation工具深度解析。以下是最常被忽略但工程价值最高的三类分析。

3.1 提取 EVM（Error Vector Magnitude）并关联功率回退（PBO）

EVM 是评估数字调制质量的核心指标。CE 仿真输出Vout_env（输出包络电压）和Vin_env（输入包络电压），二者均为复数序列。计算步骤如下：

1. 在Data Display中新建 Equation：

   // 假设 Vin_env 和 Vout_env 已加载 vin_mag = mag(Vin_env) vout_mag = mag(Vout_env) // 归一化输入，提取星座点参考 ref_const = Vin_env / max(vin_mag) // 计算误差向量 error_vec = Vout_env - (vout_mag / vin_mag) * ref_const * vin_mag // EVM = RMS(error) / RMS(reference) evm_pct = 100 * rms(error_vec) / rms(ref_const * vin_mag)

2. 将evm_pct绑定到Scalar Plot，横轴设为Pin_dBm（输入功率），即可绘制 EVM vs. Pin 曲线。

关键参数说明：rms()函数计算均方根值，mag()取复数模长。此公式假设功放为线性增益缩放，实际中需用AM-AM查表校正增益压缩，否则在饱和区 EVM 计算偏差 > 2dB。

3.2 ACPR（Adjacent Channel Power Ratio）的精准测量

ACPR 测量要求严格定义主信道与邻道带宽。CE 仿真输出Spectrum数据集，但默认分辨率不足。必须手动设置：

• 右键Spectrum→Properties→Frequency Resolution设为100e3（100kHz），确保能分辨 5MHz 邻道间隔；
• Start Frequency设为2.59e9（主信道下边带），Stop Frequency设为2.61e9（上边带）；
• 使用acpr函数自动计算：

  acpr_result = acpr(Spectrum, center_freq=2.6e9, main_bw=20e6, adj_bw=20e6, offset=20e6)

该函数返回结构体，含main_power、lower_adj_power、upper_adj_power字段。ACPR 值为10*log10(lower_adj_power / main_power)。

3.3 功率回退（PBO）与效率权衡的量化方法

Doherty 设计的核心是“在 PBO 下提升效率”。CE 仿真可同时输出Pout、Pin、Idc（直流电流），从而计算：

• 输出功率：pout_dbm = 10*log10(0.001 * mag(Vout_env)^2 / 50)
• 直流功耗：pdc_w = mean(Vdd * Idc)（需在原理图中接入I_PROBE测漏极电流）
• 功率附加效率（PAE）：pae_pct = 100 * (pout_w - pin_w) / pdc_w

将上述三者绑定到同一XY Plot，横轴为Pin_dBm，纵轴分别画Pout_dBm（蓝色）、PAE_pct（红色）、Gain_dB（绿色），即可直观定位“最佳 PBO 点”——即 PAE 峰值对应的输入功率与饱和功率Psat的差值。

4. 常见收敛失败与精度陷阱：三个必须检查的底层设置

CE 仿真不收敛或结果失真，80% 源于以下三个设置疏漏。它们不显眼，却直接决定仿真是否可信。

4.1 包络带宽与源信号带宽的隐式匹配检查

表面看Envelope Bandwidth设为20e6即可，但需验证源信号实际包络带宽是否超限。方法：在Data Display中对Vin_env做 FFT：

vin_fft = fft(Vin_env, 1024) freq_axis = linspace(0, 20e6, 1024) plot(freq_axis, mag(vin_fft))

若频谱在15e6处仍有显著能量（> -40dB），而Envelope Bandwidth仅设10e6，则高频包络分量被截断，导致 AM-PM 失真放大。此时必须提高Envelope Bandwidth至25e6并重跑。

4.2 X-parameter 模型的偏置点外推风险

X-parameter 模型在未标定偏置点下会线性外推，CE 仿真中功放工作点随输入功率动态变化，极易落入外推区。解决方法：

• 在 X-parameter 模型属性中，Bias Extrapolation设为None（禁止外推）；
• 若必须外推，启用Bias Interpolation并确保模型文件包含足够密的偏置网格（如 Vds 步进 ≤ 0.5V，Vgs 步进 ≤ 0.1V）；
• 用DC_OP仿真器预先扫描Idqvs.Pin，确认 CE 运行时所有工作点均在模型标定点内。

4.3 多谐波耦合导致的相位误差累积

Doherty 结构依赖主辅臂 90° 相位差，CE 中若Harmonics设过低（如仅1），高次谐波相位关系丢失，合成效率骤降。验证方法：

• 在输出端口插入SPECTRUM探针；
• 运行后查看Spectrum数据集中2nd_Harmonic（2×2.6GHz=5.2GHz）分量相位；
• 若主臂与辅臂在 5.2GHz 相位差偏离±90°±5°，则Harmonics至少升至5，并检查Harmonic Balance设置是否启用。

5. 实战技巧：用 CE 快速定位 Doherty 效率凹坑的物理根源

Doherty 放大器在 6~8dB PBO 区间常出现效率“凹坑”（Efficiency Dip），传统扫频难以定位原因。CE 仿真结合参数扫描，可在 10 分钟内锁定问题类型。

5.1 构建 PBO 扫描 + 谐波相位监控联合分析

在 CE 控制器中启用Parameter Sweep：

• 扫描变量：Pin_dBm，范围20到35，步长0.5；
• 输出监控：Spectrum（主频点）、Vout_env（时域）、Idc_main（主臂电流）、Idc_aux（辅臂电流）。

运行后，在Data Display中执行：

// 提取主辅臂电流包络相位差 phase_main = phase(Idc_main) phase_aux = phase(Idc_aux) phase_diff = mod(phase_aux - phase_main + 180, 360) - 180 // 绘制 phase_diff vs. Pin_dBm plot(Pin_dBm, phase_diff, 'r') // 同时叠加 PAE 曲线 plot(Pin_dBm, pae_pct, 'b')

若phase_diff在28dBm处突变（如从85°跳至110°），而 PAE 同步下跌，则证明辅臂开启相位偏移——根源可能是辅臂栅极偏置电阻取值不当，或输入功分器相位不平衡。

5.2 用包络域瞬态（Envelope Transient）验证记忆效应

当 CE 结果与实测 EVM 偏差 > 1.5%，大概率存在记忆效应（如热效应、陷阱效应）。此时需切换为Envelope Transient仿真模式（CE 控制器中Simulation Mode设为Envelope Transient），并启用Thermal Model：

• 在 FET 模型属性中，Thermal Network设为RC_Ladder，Rth=15，Cth=1e-6；
• Envelope Bandwidth保持不变，但Maximum Time Step需细化至1e-9；
• 运行后对比Vout_env的包络上升沿——若 CE（无热模型）上升沿陡峭，而 Envelope Transient 上升沿明显拖尾，则证实热记忆效应主导 EVM 恶化。

此分析无需修改硬件，仅通过调整模型参数即可复现并量化热时间常数影响，为后续散热优化提供明确方向。

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