企业官网建设流程全解析

上午刚把蜂鸟M核心板的原理图丢给新来的同事看，他盯着电源部分问了一句：“这个 1.2V，到底是咱们从外部送给芯片的，还是芯片自己吐出来给外面用的？”

这个问题看着基础，实际上把不少做过一两块板子的人都能问住。很多原理图里标着“VDD_1V2”“AVDD_1V2”“CORE_1V2”的网络，看着名字都带电压值，但方向经常被搞混。特别是蜂鸟M这种带裸芯封装、多电源域的SoC，1.2V那一路到底怎么定性、怎么滤波、外围器件怎么放，直接决定板子能不能稳定跑起来。这篇就把供电架构、CORE滤波设计和外围器件的三条规矩一次性讲清楚，不管是看原理图还是自己画板子，都能少走弯路。

1. 原理图里的“1.2V”标签，本质上只是网络名，不是方向定义

1.1 网络名、引脚名和电源域是三个层次的概念

很多人第一眼看到原理图上一排“1.2V”就默认这是芯片的电源输入，或反过来觉得引脚旁边写了电压就是输出，这两种念头都不对。原理图里的“1.2V”只是一个网络标签，它告诉你这条网络标称电压是1.2V，但完全没有告诉你电压是由谁产生的、流向哪个方向。

要判断方向，得同时看三个层次的信息：

蜂鸟M这样的裸芯SoC，原理图库里的引脚往往只画了引脚名和编号，像“VDD_1V2”“VDD_AON_1V2”“AVDD_1V2”这种。如果你不翻开数据手册的引脚类型表格，只凭原理图上“1.2V”的丝印就判断电气方向，翻车概率非常高。

1.2 为什么引脚标注 VDD_1V2 不一定是输出

举一个很典型的例子：很多电源芯片的原理图里也会出现“1.2V”引脚，比如低压差线性稳压器（LDO）的反馈输出端，那个引脚是妥妥的电压输出。但在蜂鸟M这种处理器里，标着“VDD_CORE_1V2”的引脚往往是需要外部供电的输入引脚。同样是“1.2V”，一个是自己产生电压给别人用，一个是等着别人喂，语义完全相反。

芯片内部有没有LDO、有没有DC-DC，决定同一个电压标签在不同芯片上的方向。我遇到过一块板子，设计师想当然地把某个引脚的1.2V当成输出，想用它给旁边的传感器供电，结果一上电，芯片核心电压域直接被拉垮，复位时序全部乱套。所以拿到任何一张原理图，第一件事不是数网络标签，而是查数据手册里的引脚说明，确认该引脚的电气类型是 PWR_IN、PWR_OUT 还是 PWR_BIDIR。

2. 蜂鸟 M 裸芯的供电域怎么分布：从 AON 到 CORE 一路理清

2.1 拆域：CORE、IO、AON/PLL 各吃哪路电

蜂鸟M的供电架构和大多数RISC-V SoC一样，不会只有一个电源域。裸芯内部逻辑复杂，如果所有晶体管都挂在同一个电压上，既要满足核心的低电压高性能，又要满足外部接口的电压兼容性，物理上很难同时做到。所以芯片内部一定会划分多个电压域：

• CORE域：核心CPU逻辑、存储阵列，通常就是1.2V，这是芯片的“心脏电压”
• IO域：对外接口电平，可能是3.3V或1.8V，取决于外部设备
• AON域：常开区域，负责唤醒管理和掉电保持，电压一般比较低，有些设计甚至由专用电源单独提供
• PLL/模拟域：模拟锁相环、ADC参考电压等，对噪声极其敏感，往往需要单独的 AVDD

跨域之间还需要电平转换电路，否则高阈值的IO域信号跑到低阈值的CORE域，逻辑电平都不兼容。蜂鸟M的数据手册里会有电源域分布图，画板之前，我建议先把这张图复制到原理图页面的空白处，边看边对照。

2.2 从外部来看 1.2V 到底输入还是输出：先找源头和去路

判断一个原理图网络的方向，工程上最土但最可靠的方法就是顺着网络把源头和去路都找出来。

如果这条名为“1.2V”的网络在PCB上能找到一个实体的电源芯片，比如一个LDO或DC-DC的输出端，那这条网络的方向就清楚了：外部电源芯片产生1.2V，经过PCB走线/平面分发给各个负载，蜂鸟M的CORE引脚只是这条网络上的一个负载端，也就是“输入”。

反过来，如果整块板上没有外部1.2V产生电路，但芯片某个引脚上仍然标着1.2V，那就要怀疑这个电压是不是由芯片内部产生的。此时打开数据手册，搜引脚名和封装说明，看有没有“内部LDO输出”“Core Power output”之类的描述。很多时候，这种1.2V是芯片内部LDO输出但引出来接去耦电容用的，登陆外部滤波电容后，让内部核心电压更加稳定。这种引脚下接的是电容，不是负载，它既不是纯粹的输入也不是纯粹的输出，它是内部LDO的电压引出点。

蜂鸟M的具体某个型号，1.2V到底属于外部电源输入还是内部LDO输出，要依封装和版本而定。取决于原理图库是否精确匹配。真实项目中，我见过有人按老版封装库画板，新版芯片已经改了电源脚位，结果1.2V网络接错位置，芯片直接不启动。电路设计最怕的就是“我记得它应该是输出”这种记忆型思维。

3. CORE 滤波设计：为什么不能把 1.2V 和 3.3V 用一个电容阵列打发

3.1 目标阻抗的工程计算心法

确定1.2V是输入、而且是要给CORE供电之后，紧接着就是滤波设计。CORE域滤波和普通IO电源滤波完全是两个量级的事，因为CORE的频率高、瞬态电流变化大、电压容限又小。

电源完整性里有一个非常实用的概念叫目标阻抗，公式看起来复杂，本质就是一句话：电源供电通路上，从芯片电源引脚往电源方向看过去的等效阻抗，必须低到让电压波动不超标。

目标阻抗的计算方式很简单：

• 先确定允许的电压波动，比如1.2V的容差是±3%，那最大波动ΔV就是±36mV，实际设计建议留余量，按±25mV算
• 再估计瞬态电流变化ΔI，假设芯片核心瞬时电流在空闲和满载之间跳动，差值ΔI = 300mA
• 目标阻抗 Z_target = ΔV / ΔI = 0.025 / 0.3 ≈ 0.083Ω

这个0.083Ω是需要在开关频率和核心工作频率范围内都满足的阻抗上限。也就是说，从芯片CORE引脚往回看，不管看到的是电容、走线、过孔还是电源模块输出端，整个回路的阻抗都不能超过约80mΩ。如果这条网络同时还要给别的电路供电，目标阻抗还得更低。

大部分人的误区在于：只管往1.2V网络上塞几个电容，却从不计算这些电容和目标阻抗之间的关系。电容容值大不大，不能只看3225还是0402，要用目标阻抗反推所需的有效频率范围和等效串联电感（ESL）。

3.2 电容怎么配、焊哪里，才算“滤波到胃”

CORE网络滤波不太可能靠一个电容搞定，因为一个电容只擅长一个频段。超大容量的电解电容在几十赫兹有效，瓷片电容在几百千赫到几兆赫有效，高频小容值电容在几十兆赫以上才有效。芯片瞬态电流变化的频率范围很宽，所以要多个容量并联，组成一个低阻抗频带。

蜂鸟M这类CORE网络的典型电容配置可以是：

电容不是堆满就好，关键是放得近。芯片引脚到电容焊盘之间的走线多长，引入的寄生电感就多大。ICX寄生电感会在高频下抬高阻抗，抵消电容的低阻抗特性。实际布局时，100nF级别的高频电容要放在芯片电源引脚的背面或正下方，走线尽量短粗，过孔尽量少。很多板子滤波失效，不是容值不够，是电容离引脚太远，回路电感把高频性能吃掉了。

4. 外围器件“三规矩”逐个拆：位置、隔离、时序

4.1 第一规矩：去耦电容必须贴着电源引脚放

去耦电容的“去耦”两个字的物理意义，就是为高频瞬态电流提供一个超短距离的储能回路。如果电容离芯片引脚超过几毫米，中间加了两三个过孔，那回路电感立刻就上来了，相当于电容被“架空”了。

我在实际项目中吃过一个亏：原理图里1.2V核心网络电容配得很漂亮，100nF、1μF、10μF排得整整齐齐，结果板子回来后核心电压纹波有120mV，怎么调都压不下去。最后用近场探头扫，才发现10μF电容放在了大板子的另一边，距离芯片CORE引脚快3厘米了。把电容挪到引脚旁边，纹波立刻降到30mV以内。

蜂鸟M裸芯如果采用的是BGA或QFN封装，电源引脚通常在芯片底部或边缘。此时去耦电容要遵从“同层优先、过孔最短”原则：小容量电容直接放在芯片背面同一电源PAD的正投影区域，用0.3mm以内的过孔连接，不要为了走线好看绕到远端去。

4.2 第二规矩：模拟与数字供电、地回路必须隔离

如果1.2V网络同时负责CORE逻辑、内部存储器和模拟PLL，那这条网络本身就必须做分区处理。很多人觉得既然都是1.2V，拉一根粗线就完事了，实际上数字核心的开关噪声会通过共用的电源阻抗传导到PLL模拟部分，造成PLL抖动，严重时直接导致时钟失锁。

正确做法是根据有没有模拟敏感电路，决定是否拆分电源域：

• 模拟PLL、ADC参考电压这类电源引脚，最好从同一路主1.2V引出，但中间加磁珠或0Ω电阻，形成“星型拓扑”
• 数字CORE的电源平面和模拟域电源平面之间要保证电流不回灌，这叫做单点电源分配
• 地也同样重要，模拟地和数字地不能大面积混铺，要在一点汇合，否则地弹噪声会跑到模拟域去

磁珠不是乱加的。磁珠能滤掉高频噪声，但它本身有直流电阻和额定电流，如果模拟域耗流超过磁珠承受能力，压降会把1.2V拉低到1.1V以下。选磁珠的时候，除了看100MHz阻抗，还要看直流电阻和额定电流。

4.3 第三规矩：上电时序与欠压保护缺一不可

多电源域SoC最怕的就是上电时序不对。有些芯片要求CORE电压先上，IO电压后上；另一些则恰好相反。如果IO域先有了电压，而CORE域还没建立，内部电平转换电路可能会进入不明确状态，轻则电流异常，重则闩锁烧毁。

蜂鸟M具体是“先核后IO”还是“先IO后核”，要看数据手册里的Power Sequence章节。一般来说，CORE电压必须先于IO电压稳定，因为IO接口上的电平信号需要内部逻辑已经Ready才能正确处理。如果两者的上电时间差要求很严格，图片里就建议加电源时序控制芯片，或者用RC延时+电源监控复位芯片实现软时序。

只做上电时序还不够，欠压保护同样关键。1.2V的CORE电源如果在负载突然增大时被拉到1.0V以下，芯片内部逻辑会出现亚稳态，跑着跑着突然死机。建议在1.2V电源输出端加欠压复位监控，当电压低于阈值（比如1.08V）时，立即拉低复位引脚，让芯片重新初始化，而不是带着不稳定的电压继续运行。

5. 上电实测与方向判断：被忽略又容易搞错的验证方法

5.1 万用表的限制与示波器的正确用法

很多人在调试现场只拎一个万用表，看见1.2V网络有电压就觉得是“输出”。实际上万用表只能告诉你这个网络当下存不存在电压，没法直接告诉你是哪里产生了它。如果你把这个1.2V网络上芯片断开，电压还在，那就是外部供电，芯片是输入侧。但实际操作中很难断开，所以更常用的办法是量电压随负载的变化。

示波器测量时要特别注意探头接地。电源纹波测量不能把接地夹夹到远处的GND孔上，那样会引入很大的地回路电感，测出来的尖峰是假的。正确做法是用探头尖直接接触芯片电源引脚附近的测试点，接地弹簧或接地环压在最近的GND焊盘上。测出来的纹波才是芯片实际感受到的纹波。

5.2 判断“输入还是输出”的三步定位法

总结一个我自己用的三步定位法，专治原理图上电压方向不清：

1. 查数据手册引脚表格，看引脚名是 VDD、VIN（输入）还是 LDO_OUT、VOUT（输出）。蜂鸟M的电源引脚，数据手册会标明 Power Input 或 Power Output，这是最权威的依据。
2. 追网络源头，看原理图页面上这条1.2V网络的驱动源在哪儿。如果网络另一端连着一个LDO或DC-DC电源模块的输出引脚，那所有挂在这条网络上的芯片端是输入无疑。
3. 测电容两端方向。一个很实用的实验：如果1.2V网络上只挂着去耦电容，没有外部电源，但上电后电容两端仍然有稳定1.2V，那这个电压多半是芯片内部LDO输出的。此时把电容焊下来再上电，如果电压消失，就进一步确认是内部产生。

5.3 实操过程的一次真实排查

前阵子调一块蜂鸟M核心板，原理图上两个不同的网络都标着“1.2V”，一个是CORE的VDD_CORE_1V2，一个是PLL的AVDD_1V2。我一开始合并成一个网络，以为都是芯片输入，结果PLL怎么都锁不住，时钟输出一直乱跳。

后来仔细看数据手册才发现，AVDD_1V2的引脚类型是 PWR_OUT，它由芯片内部LDO产生，只需要外部挂一个2.2μF的去耦电容，不需要外部供电。而我当时把外部1.2V强行接到了这个引脚上，形成电压打架，PLL的供电被外部电源反向灌入，输出自然一塌糊涂。

实际问题解决后总结的经验是：原理图上网络标签“长得像”不等于“关系是”。面对带内部LDO的芯片，1.2V这类电压网络要仔细区分哪些是输入电源引脚、哪些是内部LDO的滤波电容引脚。前者要接实打实的电源，后者只需要按数据手册推荐挂电容。把这两种引脚搞混，同样会出大问题。

5.4 调试时验证滤波有效性

CORE滤波设计完成后，有一个很推荐的验证步骤：用一个电流探头夹在1.2V电源入口处，监测上电瞬间的浪涌电流变化。如果浪涌电流比以前大很多，说明去耦电容没有起到平滑作用，瞬态能量全被电源模块硬扛了。再看看核心引脚处的纹波波形是否控制在目标阻抗允许范围内。如果纹波超了，排查顺序永远是先看电容位置，再看电容数量，最后才考虑换更大容值的电容。

这块板子现在跑正常了，1.2V域纹波稳定在30mV以内。回头看，整个坑其实就坑在一个“想当然”上：一看到原理图上的1.2V就当成普通电源输入，完全忽略了芯片内部电源架构对引脚的定性区别。现在每次拿到新芯片原理图，我都会先把电源引脚类型过一遍再连线，这个习惯省下的调试时间，比想当然省下的那点画图时间多得多。