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时序逻辑电路是数字电子技术里让不少人挠头的一块，但其实它并没有想象中那么难。我见过很多同学在组合逻辑部分学得挺顺，一到时序电路就开始迷糊，症结往往不在电路本身，而是触发器这个概念没真正吃透。触发器就像时序电路的一块块积木，积木没玩明白，后面搭什么楼都容易塌。这篇就把触发器从头到尾掰开揉碎讲清楚，再带大家看看它在实际电路里是怎么用的——比如单片机里的电子数字时钟、二分频电路这些，你都会发现，底层玩来玩去就那几招。

1. 内容整体设计与思路拆解

1.1 时序逻辑和组合逻辑的分水岭：记忆能力

要讲清楚时序逻辑电路，先得知道它跟前面学的组合逻辑电路到底差在哪。组合逻辑电路，比如加法器、编码器、多路选择器，它们的输出只取决于当前的输入，输入一变，输出马上跟着变，就像一台没有记忆的纯计算器——你按什么键，它就显示什么结果，按键一松，结果就没了。

时序逻辑电路则完全不同，它的输出不仅跟当前输入有关，还跟电路过去的状态有关。换句话说，它得“记住”之前发生过什么。

这里的关键，就是电路里有了能存储信息的元件，也就是触发器。

我在实际教学和项目里最喜欢用的一个类比：组合逻辑好比自动售货机，你投币选货，它立刻给你东西，交易结束就什么都不记得。时序逻辑好比一段对话，你说“你好”，对方记住你打了个招呼，接下来说话的语境就不一样了，因为对方“记得”刚才那件事。这个“记得”的能力，就来自触发器。

所以，学时序逻辑电路之前，第一件事不是急着画状态图、写状态表，而是先把触发器玩明白。触发器这个概念的清晰程度，直接决定了后面计数器、寄存器、状态机这些内容的学习效率。

1.2 触发器的本质：一个受控的存储单元

触发器的本质其实就是一个能存储一位二进制信息的单元电路，它有两个稳定状态，分别代表0和1。在没有外部信号触发的情况下，它会一直保持当前状态，这正是“存储”和“记忆”的来源。

但光能存还不够，我们还得知道什么时候该存、什么时候该读。所以触发器会有一些控制引脚，用来决定“什么时候更新存储的内容”。根据这个控制方式的不同，就有了不同的触发器类型，比如RS触发器、D触发器、JK触发器，还有主从触发器、边沿触发器这些不同形态。

这里我特别想强调一个学习顺序的问题：很多教材先讲RS触发器，再讲D和JK触发器，这个顺序本身是合理的，因为RS触发器是最容易理解逻辑关系的结构，但从工程应用的角度看，最常用的是D触发器和JK触发器，其中D触发器又是绝对的主力，它的逻辑最简单——输入是什么，输出就存什么，像一个小仓库。

我自己带过的学生里，凡是对触发器概念模糊的，几乎都是因为在RS触发器那里就没有真正理解“状态保持”和“状态翻转”是怎么发生的，后面学D、JK就靠死记硬背，做题全凭猜。所以接下来我会把RS触发器讲透，这个基础打牢了，后面都是水到渠成的事。

2. 核心细节解析与实操要点

2.1 基本RS触发器：一切触发器的起点

基本RS触发器用两个与非门或两个或非门交叉连接就能构成。这里的“交叉连接”是精髓，因为它构成了一个正反馈环路，正是这个环路让电路有了两个稳定状态。

咱们用与非门搭的RS触发器来说，两个与非门A和B，A的输出接B的一个输入，B的输出接A的一个输入，剩下两个端口就是输入端，习惯上叫R（Reset，复位端）和S（Set，置位端），输出端是Q和Q非，而且Q和Q非在正常工作时永远是相反的。

下面是我最常给初学者画的一种文字版电路连接示意：

与非门A: 输入1 = S，输入2 = Q_B_out（来自与非门B的输出），输出 = Q 与非门B: 输入1 = R，输入2 = Q_A_out（来自与非门A的输出），输出 = Q非

这个电路的行为值得慢慢品味。当S=1、R=1时，两个与非门都处在“等待”状态，电路保持原来的状态不变。如果原来Q=1，这个1会反馈到B门的一个输入，让B门的输出保持0，B门的0再反馈到A门的输入，让A门输出保持1，如此互相锁定，稳定不变。

当S从1变成0时，A门的一个输入变为0，与非门只要有一个输入是0，输出就是1，所以Q被拉到1。这个1反馈回B门，B门两个输入都是1，输出Q非变成0。就算S再变回1，Q的输出会继续反馈支撑这个状态，电路稳稳地停在Q=1。这就是“置位”操作——把存储值设为1。

同理，R端来一个0，Q就会被拉回0，Q非变成1，这就是“复位”操作——把存储值清零。

问题来了，如果S和R同时为0，会出现什么情况？两个与非门输出都被迫为1，Q和Q非都是1，这违反了我们“Q和Q非必须相反”的约定，而且当S和R同时从0变回1时，两个与非门会“竞赛”，谁先完成翻转不确定，最终状态是随机的。所以基本RS触发器有一条重要的约束：S和R不允许同时为0。这是硬性规定，实际工程中直接用这个电路时必须用外部逻辑保证这一点。

2.2 同步RS触发器与电平触发：加上时钟这个“节拍器”

基本RS触发器虽然能存储，但它的状态变化完全由输入信号决定，这在复杂系统里会出大问题。你想，一个系统里通常有几十上百个存储单元，如果每个都独立地随机变化，整个系统的状态根本没法协调。

解决办法是给触发器加一个统一的“节拍器”或者说“同步脉冲”，这就是时钟信号CLK。只有时钟信号有效的时候，输入信号才允许影响存储状态。这个加了时钟控制的RS触发器叫同步RS触发器，也叫电平触发RS触发器。

同步RS触发器的结构是在基本RS触发器的输入端前面加了两个与门，时钟CLK作为两个与门的公共使能端。当CLK=0时，与门被封锁，RS信号进不去，触发器保持原状，不管S和R怎么变都无动于衷。当CLK=1时，与门打开，S和R的信号才能通过，触发器正常响应，逻辑关系和基本RS触发器一样。

这个“门控”思想的引入是触发器发展史上的一小步，却是时序系统的一大步——它让所有触发器可以在同一个时间基准下协同工作。

2.3 边沿触发：抗干扰能力的关键

电平触发存在一个明显的缺陷：在CLK=1的整个高电平期间，输入信号的变化都会影响输出。

这就意味着，如果输入信号在这个高电平窗口内有毛刺或抖动，输出就会跟着乱跳。在高速数字系统里，这种问题几乎必然出现，电平触发远远不够用。

边沿触发器的思路是，只在时钟信号跳变的瞬间（上升沿或下降沿）采样输入，其他时间触发器完全屏蔽输入变化。这个“只在边沿瞬间采样”的特性，让触发器的抗干扰能力大幅提升，也让时序分析变得简单——我们只需要关心时钟边沿那一瞬间的数据是否满足要求即可。

现在绝大多数数字芯片内部用的都是边沿触发的D触发器，原因就是它在时序上最清晰、最可靠。

2.4 D触发器：数字电路最常用的主力选手

D触发器是数字系统里使用最广泛的存储单元。它的逻辑极其简单：在时钟有效边沿到来时，输出Q会变成输入D的值；在非有效边沿时，输出保持原状态不变。

换句话说，D触发器就是一个“边沿采样的数据锁存器”，在时钟边沿，D信号被“拍个快照”存入寄存器，然后这个值会被稳稳保持，直到下一个时钟边沿的到来。

现在市面上的FPGA、CPLD、单片机内部逻辑单元，基本都是以D触发器为基础的。这跟它的两大优势有关：第一，逻辑关系最简单，设计者不需要额外考虑输入约束；第二，只有一个数据输入端D，没有RS触发器那种“输入不能同时有效”的限制，用起来非常省心。

在电路实现上，D触发器通常可以由同步RS触发器改造而来——把S端和R端通过一个非门连起来，保证任何时候只可能有其中一个有效。这个结构在教科书上叫“S-R锁存器加反相器”，实际集成芯片里会在此基础上做更多优化，但基本思想是一样的。

不过要注意，说了这么多，D触发器的核心理解还是要落实到“状态方程”上，就是下面这个式子。

Q_next = D（当时钟边沿到来时）

有了这个式子，任何复杂时序电路都可以通过它来推导。

2.5 JK触发器：解决RS触发器输入约束的方案

JK触发器的名字来源其实挺有意思，J和K只是为了纪念发明者Jack Kilby（当然这个说法在业内一直有争议，但至少好记），它的逻辑更强大。JK触发器有两个数据输入J和K，在时钟边沿到来时的行为可以用一张表说清楚：

从这张表能看出来，JK触发器其实包含了RS触发器的功能，J等价于置位端S，K等价于复位端R，但额外增加了“J=1且K=1时翻转”的功能，这就解决了RS触发器输入不能同时有效的约束问题。翻转功能在计数器设计里有极大的价值，特别是二进制计数器的核心就是靠这个翻转能力实现的。

2.6 异步复位与复位优先：工程中的正确打开方式

关于触发器还有一个实际工程里绕不开的概念——异步复位。很多D触发器芯片除了CLK和D端口，还有一个复位端CLR（也叫清零端），它通常不受时钟控制，只要复位信号一来，无论时钟是什么状态，输出立刻被清零，这就是“异步复位”。

那“复位优先”是什么意思？它指的是当复位信号和时钟信号同时到来时，触发器会把复位优先级放在前面，输出强制清零，而不是先理会时钟沿上输入的数据。这个设计非常实用，因为系统上电或异常恢复时，我们能立刻把所有状态清零，不需要等一个时钟沿。

我在用Verilog写FPGA代码时，最常用的就是异步复位：

always @(posedge clk or posedge rst) begin if (rst) begin q <= 1'b0; end else begin q <= d; end end

这段代码中rst的优先级高于clk，只要rst拉高，q立刻变0，不需要等其他条件。这种写法在工程里的重要性怎么强调都不过分，尤其是在可编程逻辑器件的设计中，它是最基本、最稳定的复位方案。

3. 实操过程与核心环节实现

3.1 用D触发器搭建二分频电路：最经典的触发器应用

讲完理论，该实操了。二分频电路是D触发器最经典、最直观的应用之一，也是很多电子爱好者入门时序逻辑时要实现的第一个实用电路。它做的事情很简单：输出信号的频率是输入时钟频率的一半，占空比保持在50%左右。

实现方法非常巧妙：把D触发器的反相输出Q非接回自己的D输入端。这样每个时钟上升沿到来时，D输入正好是当前Q的反值，于是Q就会翻转一次。一个时钟周期内Q只翻转一次，输出的周期就变成了输入时钟的两倍，也就是频率减半。

这个过程可以逐步展开来看：

1. 初始状态：假设Q=0，则Q非=1，D=1
2. 第一个上升沿到来，D=1被采样，Q变为1，Q非变为0，D随之变为0
3. 第二个上升沿到来，D=0被采样，Q变为0，Q非变为1，D随之变为1
4. 如此往复，每个时钟沿Q翻转一次

我用波形来描述这个过程会更直观一些，CLK的周期是T，Q的输出会是方波，周期是2T，频率是CLK的一半。

从二进制计数的角度看，这个电路本质上就是一个模2计数器——每来两个时钟脉冲，输出状态才循环一次。这个思路往下一扩展，就能得到异步计数器。

3.2 从二分频到异步二进制计数器：触发器的级联艺术

有了二分频这个基础单元，把它级联起来，就能构造出功能强大的二进制计数器。做法很简单：前一级触发器的Q输出（也就是分频后的信号）作为后一级触发器的时钟输入。

大家看这里的关键点：后一级的时钟是前一级的输出，而不是统一的外部时钟。这意味着每一级的翻转时间都比前一级略有延迟，因为信号要逐级传递。这种结构学名叫异步计数器，也叫行波计数器。

拿一个三位的异步计数器举例，它的原理是这样的：

• 第0位触发器对系统时钟做二分频，得到一个1/2频率信号
• 第1位触发器以第0位的输出做时钟，再做一次二分频，得到1/4频率信号
• 第2位触发器以第1位的输出做时钟，得到1/8频率信号

三个Q输出合起来看，Q2Q1Q0正好是一个从000到111循环的三位二进制数。连着数就是0、1、2、3、4、5、6、7，到7之后再回到0重新开始。这其实就是数字时钟里秒表计数器的基础。

这里我给一个实际测试中的验证例子。用一块74LS74双D触发器芯片，把两组D触发器都接成二分频模式，把第一级输出接第二级的时钟，然后在输入端加一个1kHz的方波，用示波器看两个输出端：

• Q0是500Hz方波，周期2ms
• Q1是250Hz方波，周期4ms

实测波形与理论预期吻合。94LS74这类芯片年代久远但逻辑清晰，非常适合做教学实验。

3.3 同步计数器：消除异步延迟的更优方案

异步计数器虽然结构简单，但有一个明显的缺点——逐级延迟累积。当位数较多时，输出信号的建立时间会很长，容易在高速系统中产生毛刺。解决这个问题的方法是同步计数器。

在同步计数器里，所有的触发器都接同一个时钟信号，通过控制每个触发器的输入D来实现在同一个时刻有选择地翻转。这样就不存在逐级延迟的问题，所有触发器的状态在同一个时钟沿同时更新，时序干净利落。

以三位同步二进制计数器为例，它的状态方程是：

D0 = Q0非（或者说Q0每个时钟沿都翻转） D1 = Q1 异或 Q0 D2 = Q2 异或 (Q1 与 Q0)

从这些方程能看到一个模式：第n位触发器的翻转条件是所有低位都为1。这个模式推广到任意位宽都成立，这是设计同步计数器的核心思想。当然，这么做的代价是组合逻辑会更复杂一些，但换来的是确定性的时序，在现代高速数字设计中几乎是必须的。

3.4 寄存器与移位寄存器：触发器的“编队作战”

单个触发器只能存一位信息，实际系统中往往需要同时处理多位数据，比如一个8位的数字量。解决办法就是“编队作战”：把多个触发器并排放在一起，共享同一个时钟，每个触发器负责存储自己那一位数据。这个结构叫寄存器。

比如8位寄存器，就是8个D触发器并行排列，时钟信号统一连到一起，8个输入D0到D7，8个输出Q0到Q7。时钟上升沿到来时，所有触发器同时采样自己的输入，8位数据一次性被存入寄存器。这听上去平平无奇，但它是CPU、内存、接口电路的基础模块，没有寄存器，计算机连一个数都存不下。

在寄存器基础上再加一点变化，让相邻触发器的Q端连到下一个触发器的D端，就有了移位寄存器。每个时钟沿到来时，所有数据同时向右移动一位，最高位的数据从最后一个触发器移出。移位寄存器有什么实际用处呢？在串行通信里，数据是按位逐字节发送和接收的，就需要用移位寄存器实现并转串、串转并的转换。这也是单片机里UART、SPI、I2C接口的核心硬件基础。

我在调试通信协议时经常会用移位寄存器做数据的串并转换，它非常基础但非常可靠。

3.5 综合实例：单片机电子数字时钟中的触发器应用

把上面这些知识串起来，最好的例子就是电子数字时钟。网上有大量基于单片机的电子数字时钟制作教程，其实无论用什么单片机，数字时钟系统的内部逻辑都是在用各种计数器——而计数器的核心就是触发器。

整个系统的架构一般是这样的：

1. 晶振产生精确的32.768kHz信号，这个频率很特殊，因为32768是2的15次方，可以通过15级二分频得到精确的1Hz秒脉冲
2. 秒计数器为模60计数，由6个触发器组成
3. 分计数器也是模60计数，再级联6个触发器
4. 小时计数器为模24计数，需要5个触发器

用纯硬件数字逻辑实现数字时钟，本质上就是一堆触发器级联在一起，互相配合完成计数和进位。用单片机实现数字时钟时，这些计数器功能通常由定时器/计数器外设来完成，而定时器/计数器内部正是由触发器构成的。

我自己做过一个简单的数字时钟实验，用NE555产生1Hz基准频率（虽然精度一般，做实验够用），后面级联六十进制计数器和二十四进制计数器来分别记录分和小时。用74LS90这种集成计数器芯片来搭会非常方便，虽然年代久远，但对理解概念极有帮助——74LS90内部就是由四个触发器构成的异步计数器。

从原理上讲，秒信号产生后，每60秒向分钟计数器进位一次，每60分钟向小时计数器进位一次。这套“逢六十进一、逢二十四进一”的计数逻辑，和普通十进制计数器的“逢十进一”没有本质区别，只是模数不同罢了。

3.6 用逻辑门搭触发器：从晶体管到逻辑符号的思维跃迁

很多初学者在学触发器时会有个困惑：教材里动不动就画两个与非门的交叉连接，可实际芯片里根本没看到“与非门”这个东西。确实，真实的触发器芯片内部是由晶体管构成的，但逻辑上等效为两个门电路。

为了帮助理解，很多学习工具会提供从零搭建触发器的体验。NANDgame就是一个类似的逻辑游戏，让玩家从基本的与非门出发，一步步搭建出各种逻辑电路，其中就包括RS触发器、D触发器等。我在带学生的时候，会让觉得概念抽象的同学去玩两关这种游戏，亲手用最底层的与非门搭出一个能记忆状态的电路，那个“原来如此”的瞬间，往往比看十遍书都管用。

从小逻辑门到触发器，再到寄存器，再到CPU，这个逐层抽象的过程，恰恰是数字电路和计算机组成原理最核心的思想。

4. 常见问题与排查技巧实录

4.1 触发器常见错误速查表

我整理了实际学习和实验中经常遇到的几个问题，做成了一个速查表，这比干讲理论实用得多：

4.2 异步复位和同步复位的正确使用场景

在工程实践中，“异步复位、同步释放”是很多教科书都会提到的经验法则，尤其对FPGA和ASIC设计来说几乎是金科玉律。异步复位的好处是立即响应，系统一拉复位信号，输出马上清零，不需要等待时钟沿。缺点是如果复位信号刚好在时钟沿附近撤销，也就是出现恢复时间违规，触发器输出可能会进入亚稳态，也就是既不是0也不是1的中间态，这是设计中要极力避免的。

同步复位的做法是复位信号先经过时钟同步后再进入触发器逻辑，通过组合逻辑实现复位功能。好处是能避免亚稳态问题，坏处是复位需要等时钟沿才生效，响应速度略慢。

对初学者来说，在实验板上调试数字电路时，异步复位最方便，因为随时按键就能清零，不用配合时钟。但设计正式的集成电路或FPGA逻辑时，一定要同时考虑复位释放与时钟沿的关系，这是可靠性设计的必修课。

4.3 亚稳态：为什么触发器输出会“卡在中间”

触发器有一个在实际硬件中非常经典的问题——亚稳态。所谓亚稳态，就是触发器的输出既不是稳定的0也不是稳定的1，而是长时间停留在0和1之间的一个不确定电平，这个状态可能会持续一段时间，最终落到0或1，但落到哪一边是不确定的。

什么情况会触发亚稳态？最常见的就是在时钟沿附近，输入数据D刚好在变化。这时触发器的建立时间或保持时间没有被满足，它就“不知道”应该采样到旧值还是新值，于是进入中间状态。

亚稳态是真实硬件设计中最隐蔽的敌人之一，因为它在仿真中很难被捕捉表现出红叉叉，但在实际芯片上发生概率并不低。特别在跨时钟域的信号传输中，亚稳态几乎无法根除，只能尽量降低概率，常用办法是“打两拍”——把异步信号连续经过两级触发器采样，让亚稳态有充足的时间恢复到稳定状态。

有趣的冷知识是，亚稳态恢复所需的时间没有上限，只是概率随时间指数衰减。这也是为什么系统可靠性设计要求留出足够的裕量。

4.4 波形图是触发器学习的“照妖镜”

最后分享一个我多年总结的学习经验：学习触发器，画波形图是理解一切的最好方式。真值表和状态方程当然要背，但如果你能拿着纸笔，从RS触发器到D触发器再到JK触发器，一个信号一个信号地把时钟、输入、输出的时序波形画出来，那你对触发器概念的理解会立刻上升一个台阶。

举个例。D触发器的波形图，你需要画四条线：CLK时钟、D输入、Q输出、Q非输出。两个时钟周期：第一个上升沿之前D=0，所以Q保持旧值；上升沿到来时D仍然为0，上升沿之后Q变成0；然后在第二个上升沿之前D变成1，这个1在第二个上升沿被采样，于是Q变成1。如果你能准确画出这两段的变化，就说明D触发器你已经真正理解了。

反过来，画不出波形图的同学，做题经常是靠蒙的，尤其是计数器题。波形图就像“照妖镜”，一画就知道自己懂没懂。

4.5 动手实践：用一盏LED验证D触发器

如果条件允许，强烈建议实际动手搭一个最小系统来验证D触发器的行为。你只需要一块面包板、一个74LS74或者CD4013双D触发器芯片、几个按键和LED，外加一个能产生几赫兹方波的信号源。

把D触发器接成最简模式：CLK接信号源，D接一个按键（高电平和低电平可切换），Q接LED。你会发现一个现象：按键随便按，LED什么反应都没有；只有在信号源时钟脉冲到来的瞬间，LED才亮或灭。这个简单的实验，能让你非常直观地体会到“时钟边沿采样”这个从书上看来可能有点抽象的概念。

如果手头没有信号源，也可以用另一个按键手动产生边沿信号——按一下产生一个上升沿，再按一下产生一个上升沿，Q就跟着D每按一次更新一次。这种“手按时钟”的实验方式非常有助于建立对触发器行为模式的直觉，我第一次做这个实验时，有种突然开窍的感觉。

5. 从触发器到数字系统：概念升级的路径

到这里，触发器的概念和基本应用已经讲得比较扎实了。趁热打铁，我再带大家看看这些知识如何进一步延伸成更大的数字系统，这能帮助建立完整的知识地图。

触发器之上是寄存器组，寄存器组加上运算电路，再加上一个自动控制状态转移的状态机，就构成了一个小型处理器核心。状态机，英文叫State Machine，是时序逻辑应用最精彩的地方，它的本质是用一组触发器存储“当前状态”，再用组合逻辑根据当前状态和输入计算“下一个状态”。你去看任何现代CPU的设计，无论多复杂，核心控制逻辑都能拆解为一个状态机，而状态机的物理载体就是触发器。

理解了触发器后，再去学状态机、学处理器架构，都会轻松很多。因为你已经知道了，任何复杂的时序逻辑行为，追根溯源都是一堆触发器在时钟的统一指挥下有序地翻转。这个认知是数字电路核心中的核心。

另外想提一点：现在有大量在线模拟工具，比如EDA工具里的数字电路仿真模块，可以直接在电脑上拖触发器、连线、看波形。我建议初学者在动手搭面包板之前，先在仿真软件里把基本的RS触发器、D触发器、二分频电路都验证一遍，效率会高很多。仿真不会烧芯片，还能随时看内部节点波形，是学习数字逻辑的利器。

在学习节奏上，我的建议是“三步走”：第一步，用逻辑门搭RS触发器，理解状态保持；第二步，加时钟控制，理解同步和边沿触发；第三步，把D触发器接成二分频，再从二分频扩展到计数器。走完这三步，时序逻辑电路的大门就彻底向你敞开了。

最后再分享一个小技巧。如果你在学计数器时觉得状态转换关系复杂，可以动手列一张状态转移表，把当前状态、输入条件、下一状态一行一行写出来。写的时候你会发现，表一列完，电路结构其实也就出来了，因为每个触发器的D输入方程就是根据这张表来化简的。这个方法我用了很多年，屡试不爽，建议你也试试。