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简介：基于Vivado 2019.2开发的Costas正交混合数字锁相环完整工程，面向FPGA数字通信、载波同步方向的研发工程师与在校学习者，解决同步信号搜索与8/10编码数据解调中的关键技术问题。压缩包共79个文件，体积仅5.91MB，核心包括14个Verilog源码文件、仿真日志、工程运行脚本（tcl/bat）、项目配置文件（.xpr）、波形记录（.wdb）以及操作录屏（.avi），文件类型覆盖源码、仿真、脚本和文档，目录结构按工程、仿真、IP用户文件等分区组织，便于快速定位。该资源已有795人学习浏览。借助这份材料，读者可以直接在Vivado中打开工程，结合附带的录屏还原完整仿真操作流程，并通过脚本和日志理解环路参数、编码方式与调试细节。同时，资源附带使用提醒（如工程路径须为英文），能有效规避新手常见问题。整体非常适合用来对照学习数字锁相环的FPGA实现思路、Costas环同步原理及基于8/10编码的实用解调方案，既能用于课程设计，也能作为工程开发前的参考模板。

1. 从BPSK解调说起：为什么在Vivado里做Costas环

做通信数字解调时，一旦接收端的本地载波和发送端存在频率差或相位差，星座图就会旋转，误码率直线上升。 Costas环是抑制载波解调里最经典的载波同步方案，它不依赖导频，利用同相和正交两支路的统计特性完成锁定。 在Vivado里开发这个环，难点不在算法本身，而在工程化：位宽选择、环路系数量化、仿真环境搭建、以及如何在波形上判断锁相是否真的成功。 这篇文章直接给你一条可落地的路径，从原理、RTL代码到仿真录像操作，中间会卡在哪、用什么命令抓波形、什么样的现象算发散，都会说清楚。 适合已经会写基础和滤波器的工程师，也适合第一次在FPGA上做同步解调的入门者按步骤跟下来。

2. Costas环原理与正交混合数字结构

2.1 鉴相器：从模拟乘法器到数字混频

Costas环的核心是让本地振荡器同时产生两路正交信号，分别与输入信号相乘，得到同相支路I和正交支路Q。 在模拟电路里这需要两个模拟乘法器，而在Vivado里，数字混频器通常用三个资源完成：DDS Compiler生成正余弦查表，乘法器IP完成混频，或者直接用组合逻辑做乘法。 这里的“正交混合”指的是I/Q两支路在数字域上的合成与分离，不是调制方式本身。 对于BPSK信号，输入信号形式为r(n)=A·d(n)·cos(ω0 n+θ)，本地振荡器输出cos(ω0 n+θ̂)和sin(ω0 n+θ̂)，混频后经低通滤波得到：

• I路：I(n)=A·d(n)·cos(Δθ)
• Q路：Q(n)=A·d(n)·sin(Δθ)

其中Δθ=θ-θ̂是相位误差。 若环路未锁定，I路幅度受cos项缩放，Q路不为零。 数字Costas环的鉴相器输出表达式在BPSK下为e(n)=I(n)·Q(n)，通过误差信号调整NCO频率字，使相位差收敛到零。 这个乘加结构与平方环不同，它能同时完成解调和载波同步，不需要额外做平方运算，所以在FPGA上实现时资源更省。

2.2 环路滤波器与二阶环参数设计

鉴相器输出不能直接控制NCO，因为其中含有二次谐波和高频噪声，必须经过环路滤波器衰减。 数字Costas环常用的是二阶环路，对应模拟环路里的有源比例积分滤波器。 离散域传递函数为：

H(z) = Kp + Ki · z/(z-1)

其中Kp控制比例通道，Ki控制积分通道。 在RTL实现中，习惯写成误差e(n)分别乘上比例系数和累加后的积分系数，相加得到频率控制字fcw。 参数设计有一个经验公式：环路自然角频率ω_n与环路噪声带宽B_L的关系是B_L = ω_n · (ζ + 1/(4ζ)) / 2，其中ζ通常取0.707。 在Vivado里一般先用浮点模型在Matlab里算好参数，再转成定点。 如果直接拍脑袋给Kp和Ki，很容易出现两个问题：系数过大会导致环路不稳定，波形上表现为I/Q幅度周期性振荡；系数过小则锁定速度极慢，仿真跑几百万周期都看不到收敛。

下面是一组常用设计参数参考表，适用输入码率1 Msps，采样率10 MHz，环路带宽约5 kHz的情况：

注意这里的Kp/Ki是经过增益归一化的值，实际还要乘上鉴相器增益Kd和NCO增益Ko。 在仿真里可以先把系数设成浮点，观察误差收敛曲线，再四舍五入到定点位宽。

2.3 正交混合：同相/正交支路与锁定指示

正交混合环路的输出是I路和Q路，其中I路就是解调后的基带信号，Q路则用来产生误差。 锁定指示器通常利用Q路的能量统计：当环路锁定时，E[Q^2]趋于最小，而E[I^2]趋于稳定。 在FPGA里实现锁定指示，常见做法是级联一个一阶低通滤波器，对Q路平方做时间平均，再与门限比较。 若锁定指示信号拉高，就意味着本地载波相位与输入载波之差已经进入收敛区间，可以开始后续的符号判决和定时同步。

需要特别注意，正交混合结构在QPSK场景下有所不同。 此时鉴相器不能用I·Q，因为QPSK的相位有四种状态，直接用I/Q乘积会出现四倍频分量。 常见的处理是采用e(n)=sign(I)·Q + sign(Q)·I或者使用硬判决方式。 本文后续代码以BPSK为例，四相调制时请替换鉴相器模块。

3. Vivado工程搭建与RTL实现

3.1 工程创建与IP选择

打开Vivado，创建新工程时目标器件建议选用Kintex-7或Artix-7，Speed等级不敏感，关键是工程要开启仿真语言支持。 在工程管理器里，我们不直接手写NCO，而是调用Xilinx的DDS Compiler IP，参数配置如下：

• 相位宽度：32 bit
• 输出位宽：16 bit
• 通道数：1
• 工作时钟：10 MHz
• 模式：Sin/Cos simultaneous

这个配置会同时输出sin和cos两路信号，正好对应正交混频的本地振荡。 乘法器优先使用MultiplierIP，也可以直接写*运算让综合工具推断。 如果直接在代码里写a*b，Vivado会使用DSP48，在资源上没问题，但要注意有符号数和无符号数的混用。 习惯上把输入信号、NCO输出都定义成signed，相乘后结果位宽扩展为两倍。 混频后需要低通滤波，这里不建议自己写FIR，用FIR CompilerIP，系数由Matlab/Fdatool导出。 滤波器的通带带宽要小于符号速率的两倍，带外衰减至少60 dB，否则高频分量会污染环路。

到了这个阶段，工程结构一般是：

top_level ├── clock_gen(MMCM/PLL) ├── dds_lo(DDS Compiler) ├── mix_i/mix_q(乘法器) ├── lpf_i/lpf_q(FIR Compiler) ├── phase_detector(鉴相器) ├── loop_filter(环路滤波器) └── nco_freq_ctrl(频率字累加)

3.2 核心模块RTL代码：鉴相器与环路滤波器

下面给出一个可直接综合的BPSK Costas环核心代码片段。 这个代码只体现鉴相器和环路滤波器，不包含IP例化。 其中i_lpf和q_lpf是经过低通滤波后的I/Q数据，fcw_offset是中心频率对应的频率字，freq_word是输出到DDS的频率字信号。

module costas_core #( parameter DATA_W = 16, parameter PHASE_W = 32, parameter LOOP_W = 32 )( input wire clk, input wire rst_n, input wire signed [DATA_W-1:0] i_lpf, input wire signed [DATA_W-1:0] q_lpf, output wire signed [LOOP_W-1:0] freq_word, output wire locked ); // 鉴相器：I * Q reg signed [2*DATA_W-1:0] err_raw; wire signed [LOOP_W-1:0] err; wire signed [LOOP_W-1:0] freq_corr; assign err = err_raw; // 截位或饱和处理 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin err_raw <= 'sd0; end else begin err_raw <= i_lpf * q_lpf; // 有符号乘 end end // 环路滤波器：比例+积分 reg signed [LOOP_W-1:0] acc_integrator; reg signed [LOOP_W-1:0] fcw_offset; wire signed [LOOP_W-1:0] kp_gain; wire signed [LOOP_W-1:0] ki_gain; assign kp_gain = err >>> 10; // Kp = 2^-10 assign ki_gain = err >>> 16; // Ki = 2^-16 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin acc_integrator <= 'sd0; end else begin acc_integrator <= acc_integrator + ki_gain; end end assign freq_corr = kp_gain + acc_integrator; assign freq_word = fcw_offset + freq_corr; // 锁定指示：对Q^2做时间平均 reg signed [2*DATA_W-1:0] q2; reg [31:0] acc_q2; reg [31:0] thresh; reg locked_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin q2 <= 'sd0; acc_q2 <= 'sd0; locked_reg <= 1'b0; end else begin q2 <= q_lpf * q_lpf; acc_q2 <= acc_q2 + q2 - (acc_q2 >>> 16); // 滑动平均 locked_reg <= (acc_q2 < thresh); end end assign locked = locked_reg; endmodule

这段代码中，err >>> 10是算术右移，等价于带符号数乘以2^-10，注意在Verilog里>>对signed register是算术移位，对wire需要显式声明signed。acc_integrator是环路滤波器里的积分器，它的位宽至少比ki_gain多20位，否则长期累积会溢出。 很多第一次写的人在这里踩坑：积分器位宽不够，仿真时间一长，频率字跳变到符号位，环路瞬间发散。 锁定指示器里的acc_q2实际上是一个指数平均器，>>> 16决定了平均时间常数，时间常数越大，锁定指示越平滑，但锁定响应越慢。 门限thresh需要根据输入信号幅度标定，一种方法是在仿真时用固定频偏跑一遍，观察锁定后acc_q2的最大值，然后乘以1.5作为门限。

3.3 使用ILA和仿真测试台

Vivado仿真和片上调试是两回事。 行为仿真时，你可以直接观察内部信号，但上板以后就看不到寄存器值了，这时要插入ILA（Integrated Logic Analyzer）核。 在Block Design里添加ILA比较简单，但纯RTL工程里，建议用mark_debug属性来标记要抓的线网，综合后用Set Up Debug导入。 常见做法是把i_lpf、q_lpf、freq_word、locked四个信号拉出来，分别设置为probe宽度16、16、32、1位。 触发条件可以用locked的上升沿，也可以设置一个数据值条件，比如freq_word变化超过设定阈值时触发。

ILA的采样深度建议设置成65536，这个深度可以在低速码率下抓满大概几十个符号周期，足够判断锁相过程。 如果发现ILA采样深度太小抓不到完整的失锁过程，可以把采样深度加到131072，代价是占用更多BRAM。 对于100 MHz采样时钟，ILA在普通Artix-7上能够跑到，不会成为时序瓶颈。

4. 仿真验证、参数调试与录像操作

4.1 编写Testbench并运行行为仿真

在Vivado里，行为仿真不需要硬件，只需要一个Testbench来产生输入激励。 输入信号用$fopen和$fread从文件读入，或者直接在initial块里用$sin系统函数生成离散正弦波。 我一般习惯从外部文件读入中频采样数据，这样数据流更真实，也方便复用Matlab生成的基带信号。 下面是一个极简Testbench骨架：

`timescale 1ns / 1ps module tb_costas; reg clk_10m; reg rst_n; reg signed [15:0] i_lpf, q_lpf; wire signed [31:0] freq_word; wire locked; costas_core dut ( .clk(clk_10m), .rst_n(rst_n), .i_lpf(i_lpf), .q_lpf(q_lpf), .freq_word(freq_word), .locked(locked) ); initial begin clk_10m = 0; forever #50 clk_10m = ~clk_10m; // 10 MHz end initial begin rst_n = 0; #1000; rst_n = 1; end // 模拟I/Q输入：初始相位误差0.5 rad real phase_err; real amp; initial begin amp = 32767.0; phase_err = 0.5; #2000; // 产生10000个采样点 repeat (10000) begin @(posedge clk_10m); i_lpf = $rtoi( amp * $cos(phase_err) ); q_lpf = $rtoi( amp * $sin(phase_err) ); // 这里简化了实际下变频和滤波过程 end $finish; end initial begin $dumpfile("costas.vcd"); $dumpvars(0, tb_costas); end endmodule

这个Testbench里phase_err固定，不方便观察环路的动态调节过程。 更贴近实际的激励是让输入信号包含一个固定频偏，比如f_offset = 1e5Hz，并让I/Q值为cos(2π·f_offset·t)和sin(2π·f_offset·t)，然后观察freq_word是否能从一个初值收敛到f_offset对应的频率字。 仿真时间至少要跑到输入符号长度的1000倍以上，不然看不出锁定过程。 在Vivado的Simulation窗口里，点击Run All，设置仿真运行时间比如10 ms，对应10 MHz采样率就是10万个采样点，几秒钟到几分钟就能跑完。

4.2 仿真发散的原因与对策

很多人在第一次跑Costas环仿真时都会遇到波形发散，表现为freq_word一直增大或减小直到饱和，或者I/Q幅度出现持续振荡。 下面这张表列出了最常见的四种原因和对策，基本覆盖Vivado仿真里90%的发散场景：

其中“仿真发散”是Vivado论坛上最多人搜的问题。 本质上不是Vivado仿真的数值稳定性差，而是定点运算溢出导致反馈环路正反馈。 处理办法有两个：一是给积分器加饱和，二是给鉴相器输出加一个限幅器。 在RTL里，限幅器的写法很直接，比如：

if (err_raw > 16'h7FFF) err_lim = 16'h7FFF; else if (err_raw < -16'h8000) err_lim = -16'h8000; else err_lim = err_raw;

这样即使输入信号幅度突然增大，环路也不会瞬间失锁。 另外，仿真前先检查err_raw的波形，如果看到它周期性越过限幅值，说明输入幅度超出设计范围，需要在前级AGC加自动增益控制，而不是盲调环路参数。

4.3 操作录像：Vivado波形窗口录制与回放技巧

标题里提到的“仿真操作录像”其实有两层含义：一是把仿真运行过程录制成视频，二是把波形数据存储下来回放。 Vivado自带的波形窗口不具备录屏幕的功能，但可以用操作系统自带录屏工具或者第三方工具。 更专业一点的做法是通过Tcl命令控制仿真，把关键波形以PNG格式导出，然后合成视频。 Vivado里导出波形的命令是：

write_hw_ila_data in_sim.wdb -force

在仿真运行后，可以使用current_wave_config和save_wave_config保存波形配置，再配合write_snapshot抓取波形图。 如果你想录制完整的仿真过程，我建议使用Vivado自带的“Batch Simulation”模式，用Tcl脚本逐步运行并截图：

run 2000 ns write_snapshot -onefile -force ./shot2.png run 2000 ns write_snapshot -onefile -force ./shot3.png

每运行2000 ns截一张图，仿真跑完后用FFmpeg把这些图片按帧率合成视频：

ffmpeg -framerate 5 -i shot%d.png -pix_fmt yuv420p costas_sim.mp4

这种方式生成的视频每秒5帧，足够看清环路收敛过程。 如果你用Windows，也可以直接用OBS Studio录制Vivado窗口，但要注意把波形窗口的缩放比例调整好，避免文字模糊。 录制的视频可以上传到内部知识库，标题一定要带上“costas环仿真”“Vivado操作录像”这些关键词，方便团队后续检索。

5. 进阶：环路带宽自适应与多普勒场景下的锁相保持

在真实通信链路里，收发终端存在相对运动时，多普勒频移会不断变化，固定环路带宽很难兼顾快捕获和低抖动。 一种常见的做法是把环路滤波器改成“双模式”：捕获阶段使用大带宽，锁定后切换到窄带宽。 在RTL里，实现思路是根据锁定指示信号切换Kp和Ki参数。 比如当locked为低电平时，Kp = 2^-8，Ki = 2^-13；当locked为高电平时，切换到Kp = 2^-12，Ki = 2^-18。 注意切换时要在acc_integrator里加上一个很小的偏置，避免切换瞬间频率字跳变。

另一种更平滑的方案是设计一个自适应环路滤波器，根据误差信号的能量动态调整Kp。 做法是每N个采样点计算一次err_raw的平均绝对值，然后用查表法映射到对应的Kp值。 这个查表表可以用Verilog的case语句实现：

case (avg_err) 8'd0: kp_sel <= 6'd16; // 低误差，小增益 8'd32: kp_sel <= 6'd32; 8'd64: kp_sel <= 6'd48; default: kp_sel <= 6'd64; // 高误差，大增益 endcase

在Vivado里，查表会综合成分布式RAM或LUT，耗时很少。 但要注意，自适应增益会在误差突变时引入非线性，可能让环路在极端条件下失去锁定。 所以这个方案通常会和频率估计前馈配合：先用FFT或扫频法估计出多普勒频偏的粗值，加到fcw_offset上，再让Costas环处理残余的小频偏。 这种“前馈+闭环”的结构在卫星通信里很常见，在Vivado里可以很自然地复用现有的频率字总线。

最后的验证方法是编写一个多普勒测试Testbench，让输入频率按正弦变化，频率变化率参考实际场景。 观察locked信号在整个多普勒变化过程中是否持续为高，以及freq_word是否能够跟上输入频率的轨迹。 如果locked在频率变化最快时拉低，说明环路带宽还是不够，需要加大窄带模式下的Ki系数，或者提高自适应增益的响应速率。 另外，可以把freq_word和输入频率的真值导出到CSV，在Matlab里对比误差曲线，量化稳态误差和捕获时间。 这个验证流程在Vivado仿真阶段跑通后，再上板用ILA抓真实数据，就能少走很多弯路。

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