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很多朋友私信问我说，学FPGA学到Zynq、学到IP核互联的时候，突然被AXI总线卡住了。网上资料不少，但要么是AMBA协议的英文手册翻译，满篇Valid/Ready看得人头疼；要么就是讲得太浅，只说“照着配就行”，配完出了问题完全不知道怎么排查。这一篇我打算换个讲法，从“工程应用”这个角度切入，把AXI总线协议到底是什么、为什么非学不可、以及Vivado里那些IP核到底是怎么通过AXI“握手”协作的，一次说透。这是系列第11篇，前面我们讲过Verilog语法、时序约束、FIFO和状态机，这次的内容会和它们强相关，建议顺着往下读。

先说清楚这篇适合谁：你大概会写简单的Verilog模块，能跑通LED流水灯和UART收发，但对Zynq里AXI、PS和PL怎么配合还摸不着头脑；或者你正在用Vivado调DDR4、MIPI、PCIe这类IP核，发现接口全是s_axi_*、m_axi_*开头，想知道这些信号到底该怎么接、时序怎么满足。那么这篇就是给你准备的。

1. 为什么FPGA开发绕不开AXI总线

1.1 AXI不是“可选项”，而是现代FPGA的默认互联标准

先纠正一个很多入门教程带来的误解：AXI总线不是Xilinx拍脑袋发明的私有协议，它是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）协议家族里的一员。只是Xilinx从7系列开始，把AXI作为FPGA内部IP核互联的“标准普通话”，Zynq系列的PS端和PL端之间、PL内部各种IP核之间，统一用AXI来通信。

打个比方你就明白了：早期的FPGA设计像一个小公司，内部通信用的是“公司内部方言”——自己定义的接口协议。你要把两个同事的模块接起来，得一对一写适配逻辑。后来公司规模大了（IP核越来越多、复杂度越来越高），统一改用“普通话”交流，谁要跟别人沟通，学会普通话就行了。AXI就是这个“普通话”，你写的模块只要学会了说普通话，就能跟Vivado里几乎所有IP核顺畅交流。

但这里有个关键点：AMBA协议家族里有AHB、APB、AXI三个主要成员，Xilinx选的几乎全是AXI。为什么不选AHB？因为AXI支持独立的多通道并行传输、支持突发（Burst）传输，在带宽和延迟上的表现明显更好，特别适合DDR控制器、PCIe、DMA这类高性能场景。而APB因为协议简单、功耗低，通常用在低速外设上——大家常说的“AXI-Lite到APB桥”就是为了对接这类设备。

1.2 三种AXI协议怎么选：AXI4、AXI4-Lite、AXI4-Stream

Xilinx的IP核接口里，我们日常打交道的主要是三种AXI变体。初次接触时常常分不清，我画个简单的区分逻辑：

用大白话说：AXI4是“能整块搬家的货车”，一次突发可以连续搬很多数据；AXI4-Lite是“只送快递的小车”，一次只送一件，但胜在简单；AXI4-Stream是“流水线传送带”，不需要知道数据要送到哪个地址，只管往传送带上放，下游自然有人接。

选哪种接口，核心看你的控制对象。比如你要给自定义IP写一个控制寄存器，让CPU去配置参数，那就用AXI4-Lite——地址少、逻辑简单、不容易出错；如果你的IP要读写DDR里的数据块，那就必须用AXI4（Full），否则一次只能读一个数，性能会惨不忍睹；如果你做的是视频流处理，数据进来就处理完送出去，不关心它在内存里的位置，那AXI4-Stream是最优解。

2. AXI协议的核心机制拆解

2.1 五个通道：读和写各自独立，还多一个响应通道

AXI协议把通信拆成了五个通道，分别是：读地址通道（AR）、读数据通道（R）、写地址通道（AW）、写数据通道（W）、写响应通道（B）。为什么这么设计？核心思想是“地址和数据分开走”。想象一下你在网上购物，地址填的是收货地址，货物走的是快递通道，地址和货物虽然有关联，但传输路径是可以分开优化的。

这里最关键的理解是：读操作和写操作是完全独立的两个方向，互不干扰。读数据从从机流向主机，走AR和R通道；写数据从主机流向从机，走AW、W和B通道。这种设计的好处是，如果设计里既有大量读又有大量写，它们可以在物理链路上并行传输，总线利用率大幅提升。

写响应通道（B）的存在，是很多新手容易忽略但非常重要的点。它回答的问题是：这一笔写操作到底成功没成功？在AXI协议里，写操作不是“扔出去就不管了”，从机完成写之后，必须通过B通道回复一个状态（OKAY、EXOKAY、SLVERR、DECERR）。这个机制让主机能知道从机有没有真正把数据收进去，对DDR写入、外设控制这类要求可靠性的场景尤其关键。

2.2 握手协议：VALID和READY到底谁等谁

AXI所有通道的数据传输都基于一套统一的握手规则，就是两个信号：VALID和READY。源端拉高VALID表示“我这边数据准备好了”，目的端拉高READY表示“我可以接收了”，当且仅当VALID和READY同时为高的那个时钟上升沿，数据才算真正传输完成。

这个规则初看很简单，但它有一个容易踩坑的约束：如果VALID先拉高、READY还没拉高，那么VALID必须保持住，不能因为源端想反悔就拉低；反过来，如果READY先拉高等数据，VALID没有拉高，那么READY可以拉低。换句话说，谁发数据谁负责“承诺”，一旦VALID拉高，就必须等一次成功握手之后才能改变状态。

更严格地说，AXI协议还规定：不允许出现“源端依赖目的端的READY才拉高VALID”的组合逻辑依赖。什么意思？就是VALID信号不能由READY信号经过组合逻辑生成。如果用Verilog写了类似assign valid = ready;这样的代码，在时序上和协议语义上都是错误的设计。原因很简单：如果两边都“等对方先给信号”，系统就会死锁。正确做法是VALID由源端自己的状态机控制，Ready只是决定“这一拍能不能发出去”。

2.3 突发传输：为什么它决定了性能上限

AXI4性能强大的关键，就是突发（Burst）传输。所谓突发，就是主机在一次地址握手之后，连续传输多拍数据，而不需要每传一个数据都重新发一次地址。我们算一笔账：如果每传一个32位数据都要走一遍完整的“发地址→等数据”，开销极大；而突发模式下，地址只传一次，后续数据按固定规则递增即可，效率成倍提升。

突发传输有三个关键参数，在IP核配置时经常见到：

• AxLEN（突发长度）：一次突发传输包含多少拍数据。AXI4支持1到256拍，但有一个限制：如果是INCR（递增）类型，且突发宽度（每拍字节数）× 突发长度超过了4KB边界，就会触发“4KB保护”问题。这也是为什么Xilinx的AXI DMA IP在做大数据传输时，会自动把传输拆分成多个不超过4KB的突发，我在实际调试PCIe驱动时就频繁遇到这个边界问题。
• AxSIZE（突发宽度）：每拍传输的字节数，取值为2的幂次，最大可以是数据总线的完整宽度。比如32位数据总线，AxSIZE=3（表示8字节？不，2^3=8字节）——等等，32位总线是4字节，AxSIZE=2。注意AxSIZE不能超过数据总线的实际宽度。
• AxBURST（突发类型）：FIXED（固定地址）、INCR（递增地址）、WRAP（回绕地址）。大部分场景我们用INCR，因为读写一段连续内存最符合直觉；FIXED用于FIFO这类固定地址打拍；WRAP在Cacheline对齐读取时用到，比如CPU读取高速缓存行。

在实践中我建议你先把INCR记住，其他两类遇到具体IP再学。突发传输和前面说的握手规则是协同工作的：一次突发中，每一拍数据都要独立完成一次VALID/READY握手，只是地址只在第一拍出现，后续地址由协议自动递增计算。

3. 工程应用：从IP配置到自定义AXI外设

3.1 在Vivado里通过IP Catalog快速搭一个AXI接口模块

说了这么多理论，还是得来点实际操作。在Vivado里接AXI接口，最常见的方式有两种：一种是用图形化界面配置现成IP核，比如AXI DMA、AXI GPIO、AXI UART等；另一种是创建自定义IP，把你自己写的Verilog模块封装成AXI接口。

先说第一种，这是最容易上手的路径。以Vivado为例，在IP Catalog里搜索“AXI GPIO”，双击添加，然后在Block Design里点自动连线（Run Connection Automation）。Zynq的PS端会自动给你接好S_AXI_GP接口，地址映射表也会自动分配。你只需要勾选需要的引脚（比如配置成输出，控制LED），就能通过PS端软件写寄存器来控制PL端的引脚。

这种“傻瓜式”操作背后，其实就是AXI总线在替你干活。PS端CPU执行一条写指令，经过AXI互联网络（AXI Interconnect），把地址和数据送到AXI GPIO IP，IP再解析寄存器地址，把数据输出到引脚。整个过程里，地址映射是核心——Vivado给你的外设分配了一个基地址，CPU写这个地址就相当于写外设寄存器。

3.2 自定义AXI-Lite外设的代码骨架与寄存器读写

如果你不满足于用现成IP，想把自己写的Verilog模块封装成AXI接口，Vivado提供了一条快速路径：在Tools → Create and Package New IP里，选择“Create AXI4 Peripheral”，然后可以生成一个带AXI-Lite从接口的模板。

这个模板非常值得认真读一遍，它就是AXI从设备最标准、最简化的代码骨架。生成之后你会看到几个关键文件：一个带_S_AXI后缀的Verilog文件，里面定义了寄存器读写逻辑；一个顶层文件把用户逻辑和AXI接口对接起来。刚接触时别急着改业务逻辑，先把这个模板看懂。

模板的核心逻辑分成两大部分：写寄存器逻辑和读寄存器逻辑。写逻辑里，当S_AXI_AWVALID和S_AXI_AWREADY同时有效时，锁存写地址；当S_AXI_WVALID和S_AXI_WREADY同时有效时，锁存写数据；地址和数据都到位后，把数据写入对应寄存器，然后拉高S_AXI_BVALID产生写响应。读逻辑类似，当S_AXI_ARVALID和S_AXI_ARREADY同时有效时锁存读地址，下一拍把对应寄存器的数据放到S_AXI_RDATA上并拉高S_AXI_RVALID。

我特别提醒一下模板里“reg”变量赋值时机的细节：Vivado生成的AXI-Lite模板，地址锁存和数据锁存用了两个独立的always块，分别受AW和W通道的握手信号控制。有些朋友图省事，把地址和数据放在同一个块里判断，结果在时序上产生了额外延迟，仿真没问题，上板偶尔丢数据。模板这么设计就是为了保证两个通道可以不同拍到达，在握手后再完成写入。

3.3 AXI与DDR4、PCIe、MIPI的典型互联链路

AXI协议的价值，在复杂系统里体现得最充分。拿Zynq UltraScale+上最常见的DDR读写链路举例：PS端的CPU要通过AXI访问DDR，路径是这样的：

CPU → AXI总线 → DDR控制器（DDRC）→ DDR颗粒

而如果PL端的FPGA逻辑（比如DMA引擎）也要访问DDR，路径就变成：

PL逻辑 → AXI4主接口 → AXI互联/HP端口 → DDR控制器 → DDR颗粒

这中间，AXI Interconnect（AXI互联）扮演了类似“十字路口交警”的角色，负责地址译码、数据路由、时钟域转换。调试时如果你发现PL读写DDR数据异常，不要先怀疑DDR颗粒，大概率是AXI地址映射错了，或者DDR控制器的地址位宽没有配好。

再说PCIe。Xilinx的XDMA IP核，对外是PCIe物理接口，对内暴露出来的就是AXI4主从接口。主机CPU通过PCIe配置空间和BAR地址来访问FPGA，XDMA IP把PCIe的TLP包翻译成AXI事务，FPGA逻辑见到的是一个普通的AXI接口。我第一次调XDMA时，总潜意识觉得“这是PCIe啊，时序肯定很高级”，但其实XDMA的用户侧就是标准AXI，用AXI VIP仿真就能验证，完全不用关心PCIe协议细节。这就是AXI做“统一普通话”的好处：细节被封装了，你只需关心业务逻辑。

MIPI CSI-2接收也是一样的套路。MIPI IP核输出的图像数据，通常接到AXI4-Stream接口上，然后经过VDMA（Video DMA）转成AXI4接口写入DDR。图像处理链路上，Sensor采集 → MIPI解串 → AXI-Stream传输 → VDMA写DDR → CPU/AI引擎读DDR做处理，中间的“磨合”全靠AXI协议协调。

4. 实操踩坑：握手死锁、地址对齐与性能瓶颈

4.1 VALID/READY依赖关系错误导致的死锁

在所有AXI调试问题里，死锁是最让人头疼的，因为它不像数据错误那样能直接看出结果异常，而是整个系统“卡死”，仿真波形里所有信号都不跳了。最典型的死锁原因，就是前面提到的VALID和READY产生了组合逻辑依赖。

我举个具体例子。假设你写了一个从机模块，想实现“当主机的READY为高时，才把VALID拉高”的逻辑，写成了这样：

assign s_axi_awvalid = s_axi_awready; // 错误示例！

在仿真里你会看到，主机在等从机的AWREADY，从机在等主机的AWVALID，两边都觉得自己“准备好了”，但就是没有一拍能同时满足。排查时你把波形放大看，AWVALID和AWREADY都拉不高，或者只有一个偶尔拉高，卡在这里不动。

正确的做法是：VALID信号只由源端自己产生，比如在状态机里定义“IDLE状态下收到启动信号就拉高AWVALID，等握手成功后拉低”。READY信号可以组合逻辑产生（比如从机还有空间接收就拉高），但VALID绝不能依赖READY。记住这一条，能帮你避开AXI调试里90%的死锁问题。

还有一个隐蔽的死锁案例，发生在连续突发传输时。第一次突发结束后，你忘了正确切换到下一次突发的初始状态，导致AWVALID在某一拍被异常拉低，而主机此时已经发出了下一笔写地址，两边状态错位，后续所有数据全部错乱。这个问题的排查方法是加计数器：统计每一笔突发的拍数，确认和AxLEN配置一致，再检查两笔突发之间的间隔时钟数是否符合你的设计预期。

4.2 地址对齐与4KB边界问题

地址对齐是AXI工程里另一个高频报错点。AXI要求每一次突发传输的起始地址必须与突发宽度对齐。如果你突发宽度是4字节（AxSIZE=2），起始地址就必须是4的倍数；如果地址是0x1003这种，协议行为就是未定义的，实际硬件跑出来什么结果都可能。

这个坑在DMA搬运数据时最常见。假设你有一个图像采集模块，输出数据在DDR里的起始地址是0x200001（差1字节对齐），如果你让DMA从该地址连续读1024字节，系统可能直接报错或者读到错误数据。解决办法一般有两个：一是和上层软件协商，确保分配的内存地址对齐；二是在FPGA内部做偏移补偿，先读对齐地址，再把多余字节丢弃。我实际项目里做过后者，发数端多发一些padding，接收端用字节使能信号截取有效部分，逻辑上稍复杂，但彻底摆脱了对齐依赖。

4KB边界问题也是突发传输的重要限制。AXI协议规定：INCR类型的突发传输不能跨过4KB地址边界。原因和AMBA协议的页式保护机制有关，通俗说就是协议设计时用低12位地址做缓存索引，突发如果跨页会导致缓存管理复杂化。Xilinx的AXI DMA IP已经帮你自动处理了这个问题——它会自动把超过4KB的传输拆成多个小突发，对用户透明。但如果你自己写AXI主机，就必须处理这个边界检查。

我试过自己写AXI主机时忽略这个问题，结果在读写跨越0x1000边界的地址时，数据出现了不可预期的回绕，接着DDR里的一片数据被覆盖。排查了整整一天，最后在波形里看到地址从0x0FFF跳变到0x0000而不是0x1000，才意识到是4KB边界问题。后来加上边界判断逻辑：每发起一次突发前，先算当前地址低12位 + 当前突发长度×突发宽度 > 4096，如果超过就拆成两笔突发。这个判断看着不起眼，但它是AXI主机设计里必须有的“交通规则”。

4.3 性能瓶颈：一次只传一个数，你的AXI接口是“蜗牛速度”

很多朋友做完自定义AXI IP，验证功能无误后，测量传输速率发现跟预期差了一个数量级。最常见的原因就是误用AXI4-Lite去做批量数据传输。AXI4-Lite不支持突发，每一笔传输都要经历完整的“地址握手→数据握手→响应握手”，有效吞吐率极低。如果你要搬几MB的数据，用Lite接口就是灾难。

正确做法是：控制面用AXI4-Lite（CPU配置寄存器），数据面用AXI4或AXI4-Stream（批量搬运数据）。这就好比你要指挥一个仓库：对讲机通知工人“开始搬货”用Lite，工人和货车之间的装卸用Stream/Full——指挥信号和货物传输是两条完全不同的路径。

即使用了AXI4 Full，性能也不一定高。你还需要检查：突发长度是否设置得足够大？读和写通道是否都在工作？如果读通道在等数据、写通道在空闲，而你的设计是先全部读回来再全部写出去，那么总线利用率也会打折扣。优化思路是让读和写“流水化”——读通道处理完一笔突发，不等整批写完，就立刻发起下一笔读请求，让读数据和写数据在同一条流水线上交替前进。

在Vivado里排查性能问题，推荐用ILA（Integrated Logic Analyzer）同时抓取AW、W、B、AR、R通道的VALID和READY信号，统计每1000个时钟周期里有多少拍是有效数据。如果有效率低于50%，基本可以断定是突发长度太短或读写没有流水化。

5. 给初学者的AXI学习路线与自测练习

5.1 第一步不是写代码，而是“跑通一个现成链路”

每次有初学者问我“AXI该怎么学”，我的建议都很反直觉：先别自己写，去跑通一个现成的AXI链路。具体操作是这样：在Vivado里新建一个Block Design，添加Zynq Processing System和AXI GPIO IP，点击Run Connection Automation自动连线，然后导出硬件到SDK/Vitis，用C语言代码往GPIO基地址写数据，点亮一块LED。

整个过程你不需要写一行HDL代码，但你会亲身体验到“软件写地址 → AXI总线传输 → PL引脚输出”这个完整链条。跑通之后，再用Vivado的Hardware Manager抓一下信号，或者打开Address Editor看看外设被分配了什么地址。把这个流程走通，你就有了一个活体参照系，后续所有AXI知识都有了落脚点。

这个练习之所以重要，是因为它把抽象的AXI协议落到了具体的工程行为上：CPU写0x41200000这个地址时，到底发生了哪些总线事务？AXI GPIO的寄存器是怎么编址的？这些如果你只读手册，很难建立直觉，但在Block Design里跑一遍、点两下鼠标，就全明白了。

5.2 三个有梯度感的动手项目

走通自动连线的链路之后，建议按以下梯度自己动手写项目，从“别人配好我用”过渡到“我自己创造接口”：

第一个项目：自定义AXI-Lite外设控制多路PWM。用Vivado的Create and Package New IP生成模板，在模板的用户逻辑区里写一个PWM生成器，把寄存器里配置的周期和占空比数据读出来，输出到PL引脚。这个项目练的是“从机怎么被CPU配置”，你能彻底搞清楚寄存器地址、读写时序、握手信号这些基础概念。

第二个项目：用AXI4-Stream做一个数据累加流水线。你可以先构建一个内部FIFO，从Stream接口收数据，累加之后从Stream接口发出去。注意这里不需要地址，只需要准备好数据流。建议先用AXI Verifier或者仿真里的AXI VIP来驱动你的模块，观察TLAST、TKEEP等信号的行为。

第三个项目：自己写一个简单的AXI4主设备，搬运DDR中的数据块并做简单校验。这是难度最高也最值得做的一个项目。你可以选择从一个“伪随机写地址然后读回来比对”的测试开始，熟悉突发、地址递增和4KB边界处理。做完这个，你就从AXI的“乘客”变成了“司机”，对协议的理解会上升一个台阶。

5.3 工具与资料清单：别急着啃协议手册

最后分享几个我实测过的高效工具和资料，能帮你少走弯路：

• Xilinx PG002（AXI4-Stream Protocol）和IHI0022D（AMBA AXI4 Protocol Specification）：这两份是官方协议文档，不用通读，当字典查就好，遇到具体问题去翻对应章节。
• Xilinx AXI VIP：Vivado自带的总线验证IP，仿真是利器。可以通过config_db配置成主机或从机，自动生成读写激励，比自己写testbench省力太多。
• AXI Performance Monitor：Zynq UltraScale+里自带这个IP，它能统计总线上实际传输的拍数、延迟等信息，是排查性能瓶颈的好帮手。
• Vitis的lreg/lrd工具：调试时可以直接在终端读写物理地址，快速验证外设是否响应，不用反复编译烧写整个工程。注意，用之前要确认地址没有被MMU缓存，否则你可能读到的是缓存数据而不是实际外设的寄存器值。

6. AXI协议遇到问题时的排查套路：从现象到根因的实战逻辑

6.1 先看握手信号，再谈数据正确性

AXI调试有个基本方法论：如果数据不对，先别怀疑数据本身，去看握手信号有没有真正成功。AXI协议里，一笔数据只有经过VALID/READY同时为高的那个时钟沿才算传输成功，如果握手没完成，数据根本“不算数”。所以你在ILA波形里看到某个数据出现在总线上，但如果对应通道的VALID和READY没有同时拉高，这个数据其实是被忽略的。

排查顺序我建议是这样：先看AW/AR通道的握手是否发生（有没有发出地址），再看W/R通道的握手是否发生（有没有完成数据传），最后看B通道（写操作是否有响应）。哪个环节的握手一直没完成，问题就出在哪个环节。如果握手一直在发生但数据内容是错的，那才需要回头检查你的业务逻辑——比如寄存器地址译码是否有误、数据位宽是否匹配。

6.2 利用AXI VIP构造可控激励，比上板调试高效得多

上板调试AXI问题有个尴尬之处：外部行为是随机的，PS端什么时候发起读写、读写的地址和数据是什么，你很难完全控制。相比之下，用AXI VIP在仿真环境里构造激励，可控性高很多。

你可以通过配置，让AXI VIP作为主机，主动发起一笔指定地址、指定数据的写事务，然后让你的从机模块去响应。从机收没收到、收到的是什么，在仿真波形里一目了然。最重要的是，仿真环境里可以随意暂停、观察内部信号，而现场调试时ILA深度有限，经常抓不到关键波形。

我第一次排查AXI写响应异常时，就是用AXI VIP做主动机连续发起多笔地址相差很大的写事务，最终定位到地址译码逻辑里一个位宽截断错误。如果是上板调试，这种偶发性错误真的很难复现。

6.3 常见错误速查表

6.4 一个“十年老鸟”的现场调试顺序

如果上面这些步骤都做完了还是没找到问题，我会按固定的顺序做“地毯式排查”，这个顺序在多个项目里验证过，省时间：

第一步，确认时钟和复位。AXI对时序很敏感，异步复位释放时如果没有同步处理，总线状态可能亚稳态，导致偶发死锁。

第二步，检查地址位宽。在Block Design里，AXI Interconnect会自动截断地址，如果连的从机是32位地址，而主机发的是64位地址，高32位就被悄悄丢弃。这种错误难度极大，因为功能逻辑全对，就是访问不了高地址空间。

第三步，看ID信号。AXI允许乱序返回，用ID信号来关联每一笔事务。如果R通道返回的ID和AR请求的ID不匹配，互联结构就会混乱。自己写IP时，ID默认固定一个值，一般不涉及乱序；但如果接了多个主设备到同一个从设备，ID处理就是必须的。

第四步，关掉优化，看综合后的原理图（Synthesized Schematic）。有时RTL仿真正常，但上板异常，原因经常是综合时优化掉了某个关键路径，或者时序约束没约束好导致亚稳态。在这一点上，时序收敛和AXI协议是强相关的，建议回头翻一下系列第8篇讲的时序约束。

7. 写在最后的工程心得

我在不少项目里见过两种极端，一种是“怕AXI”，觉得协议太复杂，宁可用自定的握手接口绕开Xilinx的IP核；另一种是“乱用AXI”，不管什么场景都套AXI-Lite，结果性能差得离谱。这两种我都不建议，AXI就像一门公共语言，没必要“背诵词典”，但至少要做到“听懂、会说、能查”。

以我个人的经验，学AXI最自然的路径是：先在一个简单工程里观察CPU和外设之间的AXI通信波形（用ILA或仿真），对地址、数据、握手建立起直观感受；然后拿起Vivado生成的AXI-Lite模板，一行一行读代码，弄清楚寄存器读写到底是怎么实现的；最后尝试把那几个IP的“用户逻辑区”替换成自己的电路，看到功能在自己手里跑起来，协议就算入门了。至于AXI的突发对齐、乱序处理、4KB边界这些问题，遇到一个解决一个，就会越来越熟。

最后分享一个小技巧：无论你是用什么开发板，拿到手第一件事，建议先在Vivado里把官方提供的DDR读写例程走通——不管是Zynq的MIG测试还是MPSoC的DDR测试。因为DDR控制器是AXI协议最典型的从设备，它稳定地接在总线上，你的任何AXI主机设计都可以先用“读写DDR”来验证，比接入其他外设或者处理模块更靠谱、更直观。等你能熟练地让自己的AXI主机把一组数据正确地写进DDR再读出来做比对，AXI总线对你来说就已经不是一个晦涩难懂的概念了。