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ARM｜ SCALE‑Sim源码静态工程评测：脉动阵列AI加速器仿真工具尽调与版本边界

摘要：SCALE‑Sim是Arm Research开源的脉动阵列(systolic‑array)周期级DNN加速器仿真工具v1遗留版本，用于神经网络加速器架构空间探索、内存流量追踪、周期统计。本文基于固定GitHub提交快照开展只读静态源码证据驱动评测，面向AI芯片架构师、CTO、硬件仿真负责人，从源码工程维度解析项目体量、模块划分、文件I/O密集特征、构建测试与四维治理基因；重点揭示无内置测试用例、测试性与交付自动化双维度未验证风险，明确该仓库为历史v1遗留分支，活跃迭代转移至scalesim‑project组织，输出PoC尽调验证清单，帮助团队评估遗留版本复用与迁移成本。
评测对象：ARM‑software/SCALE‑Sim
评测快照：bb76184f1f2b2d8d8babeddb19ca392a61d671f5
⚠️评测声明：全部结论来自仓库浅克隆静态源码文件，未执行编译、单元测试、依赖扫描、运行时验证；本文仅作为技术尽调输入，不能直接作为上线放行、性能、安全的最终结论。
⚠️重要提示：本仓库为Arm侧v1遗留归档版本；活跃新版本v2/v3迁移至独立组织scalesim‑project/SCALE‑Sim，新项目不建议直接使用该快照代码。
作者：Valhalla Matrix治理实验室

前言

脉动阵列是AI推理加速器最主流硬件架构，架构选型、数据流(WS/OS/IS)、SRAM/DRAM带宽评估高度依赖仿真工具。SCALE‑Sim诞生之初填补了开源周期级脉动阵列仿真的空白，大量芯片架构论文、架构预研工作引用该工具。

很多硬件架构团队会直接拉取Arm仓库代码开展实验，但很少做工程层面源码审计；该仓库仅8个Python源码文件，体量很小，但没有自带测试套件，所有验证依赖外部神经网络拓扑输入文件。本评测不做仿真原理教学，基于固定快照做静态工程审阅，回答：工程完备度如何、源码阅读入口、遗留仓库隐性风险，补齐哪些验证工作才可以复用这套遗留代码。

核心论点：快照静态证据显示四维治理基因2/4达标；可测试性、交付自动化均未验证；仓库仅8个Python源码文件，I/O操作符号线索非常密集；Arm本仓库为历史v1版本不再演进，活跃迭代已经迁移至独立组织，静态扫描只能作为历史资产尽调起点，存量预研项目必须评估迁移v2/v3的改造工作量。

一、工程证据总览（结论先行）

重要提示：词法统计（声明32、分支88、循环105、异常路径0）仅用于代码导航阅读指引，不等于复杂度、质量评分。
抽样源码高频符号线索：并发或异步8次符号线索、文件或网络I/O 58次符号线索，说明工具重度依赖读写trace跟踪文件、配置文件、网络拓扑描述文件，是人工阅读优先切入点，不能直接证明真实运行行为。

二、白话架构：源码阅读地图

仓库一共8个一级Python脚本，无子目录模块，全部放在仓库根目录，职责边界清晰：

1. scale.py：程序主入口，实现配置解析、仿真总调度main函数，run_scale()、run_once()为核心调度接口；
2. run_nets.py：批量神经网络仿真执行封装，批量跑多模型拓扑；
3. gen_min.py：最小配置、输入文件生成辅助脚本；
4. dram_trace.py：DRAM访存trace修剪、读写轨迹输出逻辑；
5. sram_traffic_is.py：IS（Input‑Stationary）数据流SRAM流量、trace生成；
6. sram_traffic_os.py：OS（Output‑Stationary）数据流SRAM流量、trace生成；
7. sram_traffic_ws.py：WS（Weight‑Stationary）数据流SRAM流量、trace生成；
8. trace_gen_wrapper.py：trace文件生成对外包装层，统一封装不同数据流的轨迹输出。

关键提醒：该仓库没有内置单元测试、样例测试文件，所有验证必须依靠外部提供神经网络拓扑json/yaml输入文件；仅提供requirements.txt声明Python依赖，不存在CI工作流、自动化测试脚本。

抽样全部8份源码，得到静态结构统计：

声明32、分支88、循环105、异常路径0。大量循环用于遍历网络层、遍历阵列维度、生成内存访问trace；大量分支区分三种数据流模式IS/OS/WS，处理不同配置参数分支。

代码典型执行流：scale.py解析加速器配置+网络拓扑文件 → 根据选择的数据流，调用对应sram_traffic_*.py生成SRAM读写trace →dram_trace.py做DRAM轨迹处理修剪 → 输出周期级trace、带宽统计、周期数报告到本地磁盘文件。

阅读建议：优先阅读scale.py主调度逻辑，再依次阅读三类数据流sram_traffic_*.py；该工具大量磁盘读写，I/O相关逻辑是重点审查点；跨文件函数调用、参数传递必须通过完整运行仿真用例结合语言服务器进一步确认，静态快照无法拿到完整运行时数据流。

重点抽样源码对象：

• scale.py：main、parse_config、run_scale、run_once，仿真总调度
• sram_traffic_os.py / sram_traffic_ws.py / sram_traffic_is.py：三类主流脉动阵列数据流流量建模核心
• dram_trace.py：DRAM访存轨迹后处理

三、静态视角识别的关键风险与边界

本次为只读静态源码审阅，没有运行任何代码，风险仅为线索提示，必须结合调用链、部署路径人工复核确认是否生产可达。

1. 本仓库为Arm维护的SCALE‑Sim v1遗留版本，活跃迭代已经迁移至第三方独立组织
   Arm‑software仓库不再接收新功能；v2/v3新版本迁移到scalesim‑project/SCALE‑Sim，新增稀疏支持、多核仿真、Ramulator、Accelergy功耗模型等能力。继续使用当前快照会缺失后续算法模型适配、bug修复、新数据流特性。

2. 无内置测试套件，可测试性标记not_verified
   仓库内部找不到任何单元测试、回归测试脚本；正确性完全依赖外部输入拓扑文件。静态层面无法确认仿真输出结果是否和RTL、硬件实际行为对齐；使用者必须自行准备黄金参考用例做结果比对。

3. 无CI/自动化交付流水线，交付自动化not_verified
   仅存在requirements.txt依赖声明，没有GitHub‑Actions、GitLab CI等流水线配置；无法自动做回归验证，版本迭代完全依靠人工复现实验。

4. I/O密集型工具，58处文件I/O符号线索，需要关注输出文件覆盖、路径异常风险
   工具大量读写本地trace文本文件、配置文件；静态快照看不到路径校验、文件覆盖判断逻辑，落地预研项目需要重点校验文件路径、文件覆盖、异常中断时文件残留问题。

5. 仅适合架构预研仿真，不是硬件RTL实现，不能直接当做Verilog参考
   SCALE‑Sim是周期级性能仿真器，输出周期、带宽、trace数据；不输出可综合硬件代码，不能直接转化为芯片RTL实现。

6. 静态评测无法覆盖的内容清单

• 仿真输出周期、带宽数值与RTL仿真的误差、精度；
• 复杂网络（Attention、稀疏网络）下v1版本的正确性、边界case稳定性；
• Python依赖版本兼容性，不同numpy/pandas版本下行为差异；
• 大模型拓扑输入时内存占用、运行耗时；
• 官方论文给出的验证用例、黄金数据集。

四、企业选型：建议验证执行顺序（尽调PoC落地步骤）

特别提醒：新项目优先选用scalesim‑project的v2/v3版本；本流程面向存量架构预研资产审计、遗留v1版本评估。

1. 隔离环境依赖安装验证：按照requirements.txt锁定Python依赖版本，隔离虚拟环境，记录完整环境清单。
2. 最小可运行用例验证：寻找公开最小神经网络拓扑输入文件，完整跑通仿真链路，确认可以正常输出SRAM/DRAM trace与周期统计报告。
3. I/O路径鲁棒性复核：校验输入输出路径逻辑，重复运行、异常中断场景，确认文件覆盖、异常残留文件行为。
4. 正确性对标验证：使用公开论文给出的参考配置，将仿真输出和论文公开数据做对标，评估该v1版本仿真精度偏差。
5. 制品过滤检查：确认仿真脚本、trace生成工具不会被混入硬件生产代码。
6. 长期维护评估：评估继续停留在v1快照的维护风险，测算迁移v2/v3的改造工作量，梳理API、配置文件格式变更。
7. 补充人工代码审阅：数据流核心模块、trace生成模块做人工审阅，完成之后再评估继续复用该遗留版本。

五、适用与不适用场景

✅适合投入评估

1. 存量架构预研资产审计：历史论文、老项目基于该Arm v1快照开展脉动阵列仿真，做源码尽调、风险梳理、版本迁移评估。
2. 学习脉动阵列三类经典数据流IS/OS/WS的高层建模逻辑。
3. 对比v1遗留版本与v2/v3新版本的差异，制定升级方案。

❌不建议直接拿来就用

1. 全新AI加速器架构探索项目直接选用Arm仓库v1快照作为主力仿真工具。
2. 跳过PoC运行、结果对标，直接将静态源码评测结论作为仿真结果可信的依据。
3. 将仿真器脚本直接复用为硬件RTL工程的一部分。
4. 不做黄金用例对标，直接拿v1输出数值作为芯片设计的唯一评估依据。

六、总结

SCALE‑Sim v1快照从静态证据来看，仓库体量很小，仅8个Python源码文件，完整实现三类主流脉动阵列数据流的周期级仿真与内存trace输出；模块化、供应链可追溯基因可观测，但无内置测试套件、无CI流水线，可测试性、交付自动化两项指标未验证。

关键工程约束：Arm‑software仓库为v1遗留归档仓库，活跃开发迁移至scalesim‑project组织。静态源码只能确认仿真调度、数据流建模、trace生成逻辑存在，不能等价于仿真结果天然正确、支持现代AI模型、持续获得bug修复。

面向AI芯片架构师与CTO：知名学术仿真工具不等于可以直接拿来生产使用。这份静态报告仅作为存量资产尽调起点；新项目优先选用继任v2/v3；存量预研项目需要补齐虚拟环境复现、对标黄金用例、I/O鲁棒性验证，评估迁移成本之后再做决策。

评测边界声明：本文全部基于快照bb76184f1f2b2d8d8babeddb19ca392a61d671f5；该仓库属于历史v1遗留版本，生产预研务必核对scalesim‑project官方仓库与论文文档。

参考文献

【1】GitHub ARM‑software/SCALE‑Sim 提交快照 bb76184f1f2b2d8d8babeddb19ca392a61d671f5
【2】SCALE‑Sim v3 ISPASS‑2025论文与 scalesim‑project 官方仓库
【3】ISPASS 2020 SCALE‑Sim原始论文