verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit3”---Combinational circuit3-酒店常州论坛

verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit3”---Combinational circuit3

2026/8/11 3:10:29 网站建设项目流程

1、题目

2、分析

寻找输入和输出的对应关系，发现，只要a、b中有一个为1，同时c、d中有一个为1，输出q便为1

3、代码

module top_module ( input a, input b, input c, input d, output q );// assign q = (a|b) & (c|d); // Fix me endmodule

4、结果

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