企业官网建设流程全解析

1. 项目概述与核心价值

如果你正在设计一款基于TI TMS320C5514 DSP的音频处理设备，比如便携式录音笔、数字助听器或者车载音频系统，那么你一定会遇到一个绕不开的难题：如何正确地配置和使用这颗芯片那密密麻麻的引脚。数据手册里动辄上百页的引脚描述，常常让人看得眼花缭乱，尤其是时钟、RTC、EMIF和I2S这几个关键接口，一旦配置出错，轻则系统跑不起来，重则功耗飙升、通信异常，调试起来更是让人头疼。我当年第一次用C5514做项目，就因为没吃透CLK_SEL引脚的上电状态，导致外部晶振死活不起振，白白浪费了一周时间。今天，我就结合自己踩过的坑和实际项目经验，把这几个核心接口的引脚功能、配置逻辑和实操要点给你掰开揉碎了讲清楚。这不是一份照搬数据手册的翻译，而是一个资深硬件工程师的实战笔记，目的就是让你在画原理图、写底层驱动时，心里有底，少走弯路。

2. 时钟系统：从心跳到脉搏的精细调控

时钟是DSP的“心跳”，其稳定性和准确性直接决定了整个系统的性能上限。TMS320C5514的时钟系统设计得非常灵活，但也因此带来了配置上的复杂性。它内部集成了锁相环（PLL）和实时时钟（RTC）模块，外部则通过几个关键引脚与时钟源交互。

2.1 核心时钟引脚功能解析

时钟相关的引脚不多，但每一个都至关重要，理解错了，系统可能连第一步都迈不出去。

CLKIN (A8引脚): 这是外部主时钟的输入引脚。当你不打算使用片内振荡器驱动系统主时钟时，就需要一个外部有源晶振或时钟发生器连接到这个引脚。数据手册特别强调，在启动时，如果选择了CLKIN（即CLK_SEL=1），引导程序（Bootloader）会假设输入频率是11.2896 MHz、12 MHz或12.288 MHz中的一个。为什么是这三个值？这其实和音频应用密切相关，因为它们都是常见音频采样率（如44.1kHz, 48kHz）的整数倍，便于生成无抖动的音频时钟。如果你外接了一个16MHz的时钟，Bootloader在初始化SPI、I2C等外设的时钟分频器时就会算错，导致后续通信失败。

实操心得：如果你的设计必须使用非标频率（如24MHz），一种稳妥的做法是，在Bootloader阶段先使用一个兼容频率（如12MHz）的时钟源，等程序运行起来、你完全掌控PLL配置寄存器后，再动态切换到目标频率。但这需要修改启动代码，对新手不友好。最省事的办法，还是老老实实选用手册推荐的频率。

CLK_SEL (C7引脚): 这是一个硬件配置引脚，决定了系统主时钟的源头。它必须在系统上电前就通过PCB布线固定为高电平或低电平，运行时不可更改。

• CLK_SEL = 0 (接地)：系统主时钟和RTC时钟都由片内的32.768 kHz晶体振荡器提供。这是最低功耗的模式，适合对功耗极其敏感、但系统主频要求不高的应用（比如待机监听）。
• CLK_SEL = 1 (接高电平)：系统主时钟由CLKIN引脚提供的外部时钟驱动，而RTC时钟仍然由内部的32.768 kHz振荡器负责。这是最常用的模式，可以获取更高的系统主频。

CLKOUT (A7引脚): 这是一个非常有用的调试引脚。它就像一个“听诊器”，可以把DSP内部的各种时钟信号（比如CPU时钟、外设时钟等）引到外部，方便你用示波器测量频率和稳定性。通过配置CLKOUT Control Source Register (CCSSR)的SRC位，你可以选择想观察的时钟源。但这里有个大坑：这个引脚在芯片复位后默认是使能的，但Bootloader运行时会将其关闭（设置CLKOFF=1），使其进入高阻态。如果此时该引脚悬空，就会产生微小的漏电流。

注意事项：数据手册明确警告，高阻态（Hi-Z）且未被外部拉高或拉低的引脚可能会消耗静态功率。因此，即使你不打算使用CLKOUT功能，也强烈建议在PCB上为其预留一个到地的电阻（例如10kΩ），或者在软件初始化时重新使能它并设置为输出低电平，以彻底杜绝漏电。别小看这点漏电流，在电池供电的设备里，积少成多就是续航时间的差距。

VDDA_PLL (C10) & VSSA_PLL (D9): 这是模拟PLL的电源和地引脚。它们的噪声纯净度直接影响了PLL输出时钟的抖动（Jitter）。在PCB布局时，必须使用磁珠或电感将它们与数字电源隔离，并紧挨引脚放置高质量的滤波电容（如10uF钽电容+0.1uF陶瓷电容）。

2.2 PLL配置实战与计算

C5514的PLL可以将输入的参考时钟倍频到更高的系统时钟。配置PLL主要涉及几个寄存器：PLLCSR（控制状态）、PLLM（倍频乘数）、PLLDIV（分频器）。其输出频率公式大致为：CLKOUT = (CLKIN * (PLLM + 1)) / (PLLDIV + 1)

假设我们的设计采用12.288 MHz的外部晶振（CLKIN），目标系统时钟为122.88 MHz（便于处理96kHz采样率的音频）。我们可以选择PLLM = 9，PLLDIV = 0。计算过程：(12.288 * (9+1)) / (0+1) = 122.88 MHz。

配置代码示例如下（需在系统初始化阶段，解锁并配置外设寄存器）：

// 假设基地址定义 #define PLL_CSR (*(volatile unsigned int *)0x1C00) #define PLL_M (*(volatile unsigned int *)0x1C01) #define PLL_DIV (*(volatile unsigned int *)0x1C02) void PLL_Config_122_88MHz(void) { // 1. 确保PLL处于旁路模式（BYPASS=1）或关闭状态，再进行配置 PLL_CSR |= 0x0001; // 设置BYPASS位，使用参考时钟直接输出 // 2. 配置倍频和分频系数 PLL_M = 9; // 设置倍频乘数为9 PLL_DIV = 0; // 设置分频器为0 // 3. 可选：等待PLL锁定时间，通常需要数百个参考时钟周期 // 这里插入延时函数，或查询PLL锁定状态位（如果寄存器支持） // 4. 切换PLL到锁定模式，使用倍频后的时钟 PLL_CSR &= ~0x0001; // 清除BYPASS位 // 注意：有些芯片需要先清除BYPASS再使能PLL，具体顺序需查手册 }

避坑指南：在切换PLL模式（如从旁路到锁定）时，一定要确保芯片处于稳定的电源环境下，并且遵循数据手册中规定的配置序列和延时要求。鲁莽地直接切换可能导致时钟紊乱，致使DSP跑飞。最稳妥的做法是参考TI官方提供的芯片支持库（CSL）或启动代码中的PLL初始化例程。

3. 实时时钟（RTC）：系统的持久化计时器

RTC模块是C5514中一个相对独立的低功耗子系统，即使在主CPU核心和大部分外设掉电的情况下，它也能依靠独立的电源（CVDDRTC）和32.768 kHz晶振持续运行，维持时间和日历信息。

3.1 RTC引脚与独立供电设计

RTC_XI (B9) & RTC_XO (A9): 这是连接32.768 kHz石英晶体的两个引脚。这个频率是国际标准，因为2^15正好是32768，便于二进制分频得到1Hz的秒信号。PCB布局时，这两个引脚需要尽量靠近，晶体下方不要走线，并搭配两个负载电容（通常为12-22pF，具体值需参考晶体规格书和PCB寄生参数调整）。

CVDDRTC: 这是RTC核心的独立电源引脚，必须由外部电源供电，不能使用芯片内部的任何LDO输出。这是设计中最容易出错的地方之一。典型的接法是连接到一个纽扣电池（如3V CR2032）的正极，并通过一个二极管与主系统电源隔离，确保主电源断开后电池不会反向充电。同时，为了在电池供电时进一步降低功耗，可以在路径上串联一个较大的电阻（如10kΩ）。

RTC_CLKOUT (D8): 这个引脚可以将RTC的时钟（例如1Hz）输出到外部，用于驱动其他低功耗芯片或作为指示灯闪烁信号。默认是禁用的（高阻态），需要通过设置RTC Power Management Register (RTCPMGT)中的RTCCLKOUTEN位来使能。

WAKEUP (E8): 这是一个多功能引脚。默认是输入，可以用来接收外部信号，将DSP从深度休眠（Idle）状态唤醒。它也可以被配置为开漏输出，当RTC闹钟触发时，主动输出一个低电平信号去唤醒外部设备，实现系统间的协同唤醒。

3.2 RTC初始化和使用要点

RTC的寄存器位于一个独立的I/O地址空间（0x1900 – 0x197F）。在使用前，必须确保RTC振荡器已经稳定起振。软件初始化流程通常包括：

1. 使能RTC模块时钟（如果系统有此类控制位）。
2. 配置RTC控制寄存器，如设置时间格式（12/24小时制）、使能中断等。
3. 配置日历和时间寄存器（秒、分、时、日、月、年）。
4. 如果需要，配置闹钟寄存器并使能闹钟中断。

这里有一个关键点：如果RTC振荡器被禁用（通过将RTC_XI接CVDDRTC，RTC_XO接地），那么整个RTC寄存器空间都将无法访问。因此，如果你的应用不需要RTC功能，为了省电而禁用振荡器时，也要注意不要在代码中尝试访问这些寄存器，否则会导致总线错误。

4. 外部存储器接口（EMIF）：扩展DSP的数据疆域

EMIF是C5514与外部存储世界沟通的桥梁，支持异步存储器（NOR Flash, NAND Flash, SRAM）和同步DRAM（SDRAM/mSDRAM）。其引脚众多，功能复杂，是硬件设计和驱动调试的重点。

4.1 EMIF引脚分类与连接规则

EMIF引脚可以大致分为几类：

• 地址总线 EM_A[20:0]：提供寻址信号。注意，对于8位宽度的异步存储器，EM_A[20:0]应连接到存储芯片的地址线A[22:2]，而EM_BA[1:0]则连接A[1:0]。对于16位宽度的异步存储器，EM_A[20:0]连接A[21:1]，EM_BA[1]连接A[0]。这个映射关系是由DSP内部字节寻址机制决定的，务必对照手册连接，否则地址会错乱。
• 数据总线 EM_D[15:0]：16位双向数据总线。
• 控制信号：
  • EM_CS[5:2],EM_CS[1:0]：片选信号。CS[5:2]用于异步存储器，CS[1:0]专用于SDRAM。它们可以分别映射到不同的CE空间。
  • EM_OE（输出使能）、EM_WE（写使能）、EM_R/W（读/写）：异步存储器的基本控制线。
  • EM_SDRAS,EM_SDCAS,EM_SDCKE,EM_SDCLK：SDRAM专用的行地址选通、列地址选通、时钟使能和时钟信号。
  • EM_BA[1:0]：对异步存储器是地址线的一部分（见上文）；对SDRAM是Bank地址线。
  • EM_WAIT[5:2]：等待输入信号，用于连接低速存储器，插入等待周期。

4.2 异步NOR Flash连接与配置实例

以连接一个16位宽、容量为4Mx16（8MB）的NOR Flash（如AM29LV640D）到EMIF的CE2空间为例。

硬件连接：

• EM_A[20:0]-> FlashA[21:1]
• EM_BA[1]-> FlashA[0]
• EM_D[15:0]-> FlashDQ[15:0]
• EM_CS2-> FlashCE#
• EM_OE-> FlashOE#
• EM_WE-> FlashWE#
• EM_WAIT2-> 悬空或上拉（如果Flash不支持就绪/忙信号）

软件配置（EMIF异步配置寄存器）： 配置的核心是设置对应CE空间的控制寄存器，主要包括建立（Setup）、选通（Strobe）、保持（Hold）时间以及数据总线宽度。

// 假设EMIF控制寄存器基地址 #define EMIF_GCTL (*(volatile unsigned int *)0x0800) #define EMIF_CE2_CTL (*(volatile unsigned int *)0x0808) // CE2空间控制寄存器 #define EMIF_CE2_SEC (*(volatile unsigned int *)0x080C) // CE2空间第二控制寄存器（如有） void EMIF_Async_Config(void) { // 1. 全局控制：使能EMIF模块，设置时钟分频等 EMIF_GCTL = 0x00000001; // 示例值，具体需根据系统时钟设置 // 2. 配置CE2空间为16位异步接口 // MTYPE = 0x0 (异步8/16位) // READHOLD = 0x0, READSTROBE = 0x1, READSETUP = 0x1 (读时序参数，单位EMIF时钟周期) // WRITEHOLD = 0x0, WRITESTROBE = 0x1, WRITESETUP = 0x1 (写时序参数) // TA (最小访问周期) 需要满足Flash的tACC要求。假设EMIF时钟为100MHz，周期10ns。 // Flash的tACC=70ns，则TA至少需要7个周期。这里设置总周期（Setup+Strobe+Hold）为8个周期。 unsigned int ce2_config = 0x0000; // 初始值 ce2_config |= (0x0 << 11); // MTYPE = 异步 ce2_config |= (0x0 << 10); // READHOLD ce2_config |= (0x3 << 7); // READSTROBE = 3个周期 ce2_config |= (0x2 << 4); // READSETUP = 2个周期 ce2_config |= (0x0 << 3); // WRITEHOLD ce2_config |= (0x3 << 0); // WRITESTROBE = 3个周期 // WRITESETUP 位可能在其他寄存器，这里仅为示例逻辑 EMIF_CE2_CTL = ce2_config; // 3. 如果需要，配置WAIT极性等 }

调试技巧：配置完成后，最简单的测试方法是向Flash的某个已知地址（如制造商ID/设备ID查询地址）进行读取操作。用示波器或逻辑分析仪抓取EM_CS2、EM_OE、EM_A[0]（或EM_BA[1]）和EM_D[0]的波形。对照Flash数据手册的读时序图，检查地址建立时间、读使能脉冲宽度、数据有效时间是否满足要求。如果读不到正确数据，优先调整READSETUP和READSTROBE参数。

4.3 关键注意事项与功耗管理

1. 未用引脚处理：数据手册多次警告，配置为输出且处于高阻态（Hi-Z）的引脚（如未使用的EM_CSx,EM_OE,EM_WE等）如果悬空，会产生静态功耗。务必通过软件将它们设置为输出低电平，或者在PCB上焊接下拉电阻（如10kΩ）。
2. 电源域：注意EMIF引脚（EM_A[],EM_D[],EM_CSx等）的供电电压是DVDDEMIF，它可能与核心电压CVDD和通用IO电压DVDDIO不同。需要确保你的电源设计能提供正确且干净的电压。
3. 总线保持（Bus Holder）：很多EMIF引脚标注了“BH”，表示内部有弱的总线保持器。这有助于在总线空闲时保持上一个逻辑状态，减少功耗和噪声。但在与某些特定类型的存储器连接时，可能会产生冲突，如果遇到奇怪的通信问题，可以考虑在软件中禁用这个功能（如果支持）。

5. I2S音频接口：连接数字音频的世界

C5514最多支持4个独立的I2S接口（I2S0-I2S3），用于连接音频编解码器（Codec）、数字麦克风或其他DSP。I2S是一种常用的数字音频串行总线，包含时钟（CLK）、帧同步（FS，即LRCLK）和数据（DX/RX）线。

5.1 I2S引脚复用与配置

I2S引脚几乎都是与GPIO或其他外设（如MMC、SPI、UART）复用的。例如，I2S0_CLK与MMC0_CLK和GP[0]复用。选择哪个功能，完全由对应的引脚复用控制寄存器位决定。

以I2S0为例，其四个引脚的功能选择由EBSR寄存器中的SP0MODE位域控制。通常，我们需要在系统初始化早期就配置好这些复用关系，避免引脚功能冲突。

// 假设EBSR寄存器地址 #define EBSR (*(volatile unsigned int *)0x1C01) void PinMux_I2S0_Config(void) { // 读取-修改-写入操作，确保不破坏其他位 unsigned int ebsr_val = EBSR; // 设置SP0MODE位域，假设其位于bit[2:1]，值0x2代表选择I2S0功能 ebsr_val &= ~(0x3 << 1); // 清除原有设置 ebsr_val |= (0x2 << 1); // 设置为I2S0模式 EBSR = ebsr_val; }

5.2 I2S控制器初始化流程

配置好引脚复用后，就需要初始化I2S控制器本身。主要步骤包括：

1. 使能模块时钟：在电源和时钟控制模块中，使能I2S0所在的外设时钟域。
2. 复位与配置：先对I2S控制寄存器进行软复位，然后配置其工作模式。
   • 时钟源选择：I2S的位时钟（CLK）和帧同步时钟（FS）可以由内部采样率发生器（SRG）产生，也可以从外部输入。这需要配置I2S0_SRGR和I2S0_CR寄存器。
   • 数据格式：设置数据长度（16/20/24/32位）、时钟极性（上升沿/下降沿采样）、帧同步极性（高电平/低电平有效）、对齐模式（I2S/左对齐/右对齐）。这些都在I2S0_CR寄存器中。
   • 采样率计算：如果使用内部SRG，采样率由输入时钟（通常来自CPU时钟分频）、时钟分频器（CLKGDV）和帧周期（FPER）共同决定。公式相对复杂，需要仔细计算。
3. FIFO与DMA配置：I2S通常与DMA结合使用，实现音频数据的不间断传输。需要配置发送和接收FIFO的触发深度，并关联到DMA通道。
4. 使能传输：最后，使能I2S发送器和/或接收器，并启动DMA。

一个简化的配置示例，假设配置为主模式（由DSP提供CLK和FS），16位数据，I2S标准格式：

void I2S0_Master_Config(unsigned int sample_rate_hz) { // 1. 使能I2S0模块时钟 (略，依赖具体系统时钟配置) // 2. 复位I2S0控制器 I2S0_GCR = 0x1; // 假设GCR的bit0是复位位 while(I2S0_GCR & 0x1); // 等待复位完成 // 3. 配置为I2S模式，主模式，16位数据 I2S0_CR = 0; I2S0_CR |= (0x0 << 12); // 选择I2S模式（假设） I2S0_CR |= (0x1 << 8); // 主模式 I2S0_CR |= (0x0 << 5); // 16位数据 I2S0_CR |= (0x1 << 3); // 使能发送器 // 4. 配置采样率发生器（简化，实际需根据输入时钟计算） // 假设CPU时钟为122.88MHz，目标采样率48kHz。 // I2S位时钟 = 采样率 * 位数 * 2 (声道) = 48k * 16 * 2 = 1.536 MHz // 分频系数 = 输入时钟 / 位时钟 = 122.88M / 1.536M = 80 // 需要设置CLKGDV = 80 - 1 = 79 I2S0_SRGR = 79; // 设置CLKGDV // 5. 配置FIFO（例如，发送FIFO触发深度为8个字） I2S0_TXFIFO_REG = 0x8; // 6. 使能I2S模块 I2S0_GCR |= 0x2; // 假设bit1是全局使能位 }

5.3 音频数据流与DMA联动

在实际音频应用中，纯粹的查询或中断方式搬运I2S数据会消耗大量CPU资源。最佳实践是使用DMA。你需要配置一个DMA通道，源地址为内存中的音频数据缓冲区，目标地址为I2S的数据发送寄存器（I2S0_DXR）。将DMA的同步事件设置为I2S发送事件（如I2S0_TX_EVENT）。这样，每当I2S发送FIFO需要新数据时，就会自动触发DMA搬运，CPU只需在DMA半传输和传输完成中断中处理缓冲区切换即可，极大提高了效率。

常见问题排查：

• 无声：首先用示波器测量I2S_CLK和I2S_FS引脚是否有波形。如果没有，检查引脚复用配置、I2S模块使能位和时钟配置。如果有波形，再检查数据线I2S_DX是否有数据变化。最后检查音频Codec的电源、复位和配置是否正确。
• 噪声或破音：检查时钟的抖动是否过大（电源噪声影响），检查音频数据的缓冲区是否发生溢出或下溢（DMA配置或CPU处理不及时），检查PCB布线，确保I2S时钟和数据线远离高频噪声源，并尽量等长。
• 左右声道反了：检查I2S数据格式配置，标准I2S格式下，左声道数据在帧同步（WS）变化后的第二个BCLK上升沿开始传输。检查Codec的数据格式是否与DSP端匹配。

6. 其他关键接口与系统级考量

除了上述核心模块，C5514还有其他几个关键接口，在系统设计中同样需要妥善处理。

6.1 I2C接口：简单高效的板级管理

I2C（SDA-B8,SCL-B7）是一个两线制串行总线，常用于连接EEPROM、传感器、电源管理芯片等低速外设。其配置相对简单，但有两个硬件上的强制要求：

1. 外部上拉电阻：I2C是开漏输出，必须在SDA和SCL线上各接一个上拉电阻（通常4.7kΩ）到DVDDIO，总线才能正常工作。
2. 总线保持器：引脚描述中的“BH”在这里很有用，可以在总线空闲时帮助维持电平，但外部上拉电阻仍是必须的。

软件上，需要配置I2C模块的时钟分频器（根据DVDDIO电压和所需总线速度，如100kHz或400kHz）、自身地址（如果作为从机）、以及中断或DMA。

6.2 JTAG调试接口：通往芯片内部的钥匙

JTAG（TMS-L8,TDI-L7,TDO-M7,TCK-M6,TRST-M9）是开发和调试的生命线。硬件设计上需注意：

• 上拉/下拉：TMS、TDI、TCK内部有上拉（IPU），TRST内部有下拉（IPD）。但手册建议，如果仿真器接头距离芯片超过6英寸（约15厘米），TMS、TDI、TCK需要缓冲，并且缓冲器的输入端需要额外增加4.7kΩ上拉电阻，防止未连接仿真器时信号浮空。TRST则建议额外增加一个外部下拉电阻。
• TDO引脚：这个引脚在非仿真状态下为高阻态，强烈建议在PCB上添加一个4.7kΩ上拉电阻到DVDDIO，以避免静态功耗。
• EMU0/EMU1：这些仿真器引脚也需要外部上拉（4.7kΩ），以确保信号上升时间小于10μs。

6.3 复位与电源管理

RESET（D6）引脚是低有效复位输入。它内部有上拉电阻（IPU），但通常建议在外部靠近引脚处放置一个0.1uF电容到地，以提高抗干扰能力。复杂的系统可能还需要手动复位按钮或电源监控芯片来驱动此引脚。

电源引脚众多，包括核心电压（CVDD）、数字IO电压（DVDDIO、DVDDEMIF）、模拟PLL电压（VDDA_PLL）、RTC电压（CVDDRTC）等。必须确保每路电源的电压、上电时序和纹波都符合数据手册“Recommended Operating Conditions”章节的要求。特别是模拟电源，必须做好滤波和隔离。

7. 硬件设计检查清单与调试心法

在完成原理图设计和PCB布局后，强烈建议对照以下清单进行审查：

1. 时钟与复位：

   • CLK_SEL引脚是否已根据设计需求（内部32k/外部时钟）通过电阻可靠上拉或下拉？
   • CLKIN引脚是否连接了正确频率和电平的有源晶振？时钟信号质量是否用示波器检查过（幅值、频率、边沿）？
   • CLKOUT引脚是否已接下拉电阻或软件已处理？
   • RESET引脚是否有合适的上电复位电路和手动复位电路？外部复位信号是否满足低电平脉冲宽度要求？

2. 电源与地：

   • 所有电源引脚（CVDD, DVDDIO, DVDDEMIF, VDDA_PLL, CVDDRTC等）的电压值是否正确？
   • 每对电源和地引脚附近是否放置了足够且容值搭配恰当的退耦电容（如0.1uF陶瓷电容紧挨引脚，再加一个10uF的稍远一点）？
   • 模拟电源（VDDA_PLL）是否已通过磁珠与数字电源隔离，并增加了额外的π型滤波？

3. RTC：

   • CVDDRTC是否已连接到独立的备份电源（如纽扣电池）？电源路径是否有防反灌二极管？
   • 32.768kHz晶体及其负载电容的布局是否紧凑，下方是否无走线？

4. EMIF：

   • 数据/地址总线是否已根据存储器位宽（8/16位）正确连接？
   • 未使用的EMIF控制引脚（如多余的CS、OE）是否已在软件中设置为输出低电平或硬件下拉？
   • EMIF的等待信号（WAIT）如果不用，是否已上拉或下拉处理？

5. I2S/I2C：

   • I2S引脚复用是否正确配置？
   • I2C的SDA和SCL线是否已接4.7kΩ上拉电阻？
   • 音频MCLK（如果需要）是否已正确提供？

6. JTAG：

   • TDO是否已接上拉电阻？
   • 如果仿真器线较长，TMS、TDI、TCK是否考虑了缓冲和上拉？

调试心法：当板子第一次上电，程序无法下载或运行时，遵循“先静态，后动态；先电源，后时钟；先最小，后整体”的原则。

• 静态：先用万用表测量所有电源对地是否短路，各电源电压是否正常。
• 电源/时钟：用示波器查看核心电压、IO电压纹波是否过大。测量主时钟（CLKIN或CLKOUT）是否起振，频率是否正确。
• 最小系统：尝试仅连接JTAG，不接任何外部存储器，下载一个最简单的LED闪烁程序（使用GPIO），验证CPU核心和基本指令执行是否正常。
• 逐步添加：然后依次初始化PLL、EMIF（先配置最简单的时序访问板上RAM测试）、I2S等外设。每步都通过读写测试或信号测量进行验证。

处理DSP这类复杂芯片，耐心和系统性排查比任何天才的猜想都重要。把数据手册相关章节反复读几遍，理解每个配置位的含义，记录下每次配置的寄存器值，这些看似笨拙的方法，往往是解决问题最快的捷径。