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1. 项目概述

如果你正在开发基于TMS320C6670这类多核DSP的高性能嵌入式系统，比如5G基站的波束成形算法、雷达信号处理流水线，或者复杂的视频编码器，那么你肯定遇到过这样的问题：一个核心算完了自己的数据，怎么高效、可靠地通知下一个核心开始工作？数据在片上的EDMA、SRIO、网络协处理器和多个DSP核心之间流转，路径会不会堵死？如何确保关键任务的实时性？这些问题，本质上都指向了多核DSP系统的两大基石：核心间通信（IPC）与系统互联架构。

TMS320C6670作为一款集成了多个C66x DSP核心的SoC，其设计哲学就是为海量数据并行处理而生。但把多个高性能核心、多个高带宽外设塞进一颗芯片只是第一步，真正的挑战在于如何让它们像一支训练有素的交响乐团一样协同工作，而不是各自为政、互相干扰。这背后，硬件上依赖两套精密的机制：一是基于专用寄存器的IPC中断系统，它负责核心间的“喊话”与同步，是软件触发、硬件响应的快速事件通道；二是TeraNet片上交换网络，它构成了芯片内部的“高速公路网”，决定了数据从哪里来、到哪里去、谁有优先路权。

很多人看数据手册，容易被IPCGRx、IPCARx这些寄存器名字和TeraNet复杂的连接矩阵图表吓退，觉得这是芯片厂商的“黑魔法”。但根据我多年在通信和雷达项目中的实际经验，恰恰是吃透了这些“枯燥”的寄存器配置和互联关系，才能把多核DSP的性能榨干，避免掉进任务调度延迟大、数据流瓶颈、中断丢失等深坑。本文我将结合手册内容，为你拆解C6670的IPC中断机制与TeraNet互联，不仅告诉你每个比特位是干什么的，更会分享在实际项目中如何配置、如何调试、如何避坑的实战心得。

2. IPC中断机制：核间通信的“神经信号”

在多核系统中，中断是核心间最直接、最及时的通信方式。C6670的IPC中断机制，可以理解为给每个核心（CorePac）配备了一套专用的“门铃”和“应答按钮”，这套系统高度可配置，赋予了软件极大的灵活性。

2.1 IPC寄存器组：生成与确认的握手协议

IPC机制的核心是两组寄存器：IPC Generation Registers (IPCGRx)和IPC Acknowledgement Registers (IPCARx)。C6670有四组这样的寄存器（IPCGR0-3, IPCAR0-3），通常每个核心或主机可以访问其中一组来管理中断。

IPCGRx（生成寄存器）的作用是“拉响警报”。当某个核心（源核心）需要中断另一个核心（目标核心）时，它向目标核心对应的IPCGRx寄存器的特定比特位写1。这个操作会做两件事：第一，将该比特位（称为SRCSx，Source Status）置1，表示一个中断事件已挂起；第二，硬件会自动将目标核心中断控制器中对应的IPC中断事件标志置位，从而触发目标核心的硬件中断服务程序（ISR）执行。

IPCARx（确认寄存器）的作用是“关闭警报，表示收到”。当目标核心的ISR开始处理该中断时，它需要清除这个中断事件，以防被重复触发。这时，ISR会向同一个IPCARx寄存器的对应比特位写1。这个操作也会做两件事：第一，清除IPCARx中的该比特位（称为SRCCx， Source Clear）；第二，硬件会自动同步清除IPCGRx中对应的SRCSx状态位。这个“写1清除”的握手机制，确保了中断状态被原子性地管理，避免了软件在读写不同寄存器时可能出现的竞态条件。

注意：这里有一个非常关键的细节，手册里没有明说，但实际编程时必须注意：对IPCGRx的写操作，除了设置SRCSx，还会同时设置IPCARx中对应的SRCCx位（参考Table 3-15的描述 “Sets both SRCSx and the corresponding SRCCx”）。这意味着，中断生成后，在目标核心确认之前，SRCSx和SRCCx是同时为1的。这可能会影响你通过轮询这些位来判断中断状态的逻辑。

2.2 中断源（SRCSx）的软件约定：打造你自己的通信协议

手册中明确提到：“Allocation of source bits to source processor and meaning is entirely based on software convention.” 这句话是IPC机制灵活性的精髓。硬件提供了28个独立的中断源比特位（SRCS27-SRCS0），但硬件本身并不规定“比特位0代表来自核心0的数据就绪中断”。这个映射关系完全由你的软件系统设计来决定。

例如，在一个典型的4核音频处理流水线中，你可以这样约定：

• SRCS0-SRCS3：分别代表核心0-3的“帧数据处理完成”信号。
• SRCS4-SRCS7：分别代表核心0-3的“请求从共享内存加载下一帧数据”信号。
• SRCS8：EDMA3传输完成中断（由某个核心或EDMA CC统一管理）。
• SRCS9：系统看门狗定时器溢出报警（由主控核心广播）。

这种软件定义的灵活性，允许你为不同的任务、不同的数据流、不同优先级的通知事件分配独立的中断通道，实现精细化的任务同步。

2.3 主机中断（IPCGRH/IPCARH）：让外部处理器参与进来

除了核心间的中断，C6670还提供了主机中断机制，通过IPCGRH和IPCARH寄存器实现。其操作逻辑与核间IPC寄存器完全一致。关键区别在于，当IPCGRH的IPCG位（bit 0）被置1时，中断脉冲会输出到一个特定的设备引脚HOUT上。这个功能允许外部的ARM处理器、FPGA或其他主设备来中断DSP集群，或者让DSP集群主动通知外部主机。

这里手册提到了一个重要的硬件时序要求：主机中断输出脉冲需要被展宽（stretched）。具体来说，脉冲需要保持4个bootcfg时钟周期（等于CPU时钟/6）的有效期，然后保持4个周期的无效期，总共形成一个8个CPU/6周期的脉冲阻塞窗口。这意味着，如果你在8个CPU/6周期内连续写IPCGRH试图生成脉冲，只有第一次写会生效，后续的写操作会被硬件忽略，直到这个阻塞窗口过去。这个机制防止了过快的连续中断淹没外部主机。

实操心得：在调试主机-DSP协同系统时，如果发现主机端偶尔漏掉中断，除了检查连线，一定要用示波器抓一下HOUT引脚上的波形，确认脉冲宽度是否符合这个4+4周期的规范。我曾遇到过一个案例，外部主机的中断检测电路对脉冲宽度有最小要求，而DSP配置的时钟分频比导致生成的脉冲太窄，最终通过调整bootcfg时钟源解决了问题。

2.4 IPC中断编程模型与避坑指南

理解了寄存器原理，我们来看如何编程。以下是一个典型的核心1中断核心0的代码片段（以C和CSL库函数示意）：

// 第一步：初始化。通常由主核或Bootloader完成。 // 映射IPC寄存器地址。假设IPCGR0对应CorePac0（目标），由CorePac1（源）写入。 volatile uint32_t *ipcgr0 = (volatile uint32_t *)IPCGR0_BASE_ADDR; volatile uint32_t *ipcar0 = (volatile uint32_t *)IPCAR0_BASE_ADDR; // 第二步：定义软件约定。假设我们约定SRCS5代表“核心1的任务完成”。 #define IPC_SRC_CORE1_TASK_DONE (1 << 5) // 核心1的代码（发送中断）： void core1_send_ipc_to_core0(void) { // 1. 确保之前的中断已被处理（可选，但建议做状态检查） while ((*ipcar0 & IPC_SRC_CORE1_TASK_DONE) != 0) { // 等待Core0清除上一次中断。注意：这里轮询的是IPCAR0，因为IPCGR0写入时会同时置位两者。 // 更稳健的做法是使用一个独立的软件标志位。 } // 2. 生成中断：向IPCGR0的SRCS5位写1。 *ipcgr0 = IPC_SRC_CORE1_TASK_DONE; // 写1置位，硬件自动触发Core0中断。 } // 核心0的中断服务程序（ISR）： __interrupt void core0_ipc_isr(void) { // 1. 判断中断源（根据你的软件约定） if ((*ipcgr0 & IPC_SRC_CORE1_TASK_DONE) != 0) { // 检查状态位 // 2. 处理来自核心1的任务完成事件 process_core1_task_result(); // 3. 清除中断源：向IPCAR0的对应位写1。 *ipcar0 = IPC_SRC_CORE1_TASK_DONE; // 写1清除，硬件会同步清除IPCGR0的状态位。 } // ... 处理其他IPC中断源 // 4. 向中断控制器发送中断结束（EOI）信号（具体寄存器取决于使用的INTC）。 }

常见问题与排查技巧：

1. 中断丢失或重复触发：最常见的原因是确认（Clear）操作不当。务必在ISR中通过对IPCARx写1来清除中断，而不是直接对IPCGRx写0。写0是无效操作（No effect）。同时，确保在清除前已经完成了必要的事件处理。
2. 中断无法触发：
   • 检查目标核心的中断控制器配置：IPC中断事件需要在该核心的INTC中被正确使能（Unmasked），并且中断向量表（IVT）中对应的入口指向了正确的ISR。
   • 检查寄存器映射地址：确认你写入的IPCGRx地址确实映射到了你想要中断的那个核心。在多核编程中，每个核看到的物理地址是一致的，但需要确保地址映射已开启（通过MMU或默认设置）。
   • 检查软件约定一致性：发送方和接收方对同一个比特位的定义必须完全一致。
3. 性能考量：频繁的IPC中断会带来上下文切换开销。对于极高吞吐量的数据流同步，可以考虑结合轮询（Polling）和门铃（Doorbell）机制。例如，核心将“数据就绪”标志写入共享内存的特定位置，然后发送一个IPC中断给消费者核心。消费者核心的ISR非常短，仅设置一个软件标志，主循环轮询这个标志。这减少了ISR的上下文保存/恢复时间。

3. TeraNet系统互联：芯片内部的“高速公路网”

如果说IPC中断是核心间的“神经信号”，那么TeraNet就是承载数据流的“血管和高速公路”。C6670的TeraNet是一个非阻塞的交换网络，这意味着多个主设备（Master）可以同时访问不同的从设备（Slave）而不会发生冲突，这是实现高并发数据吞吐的关键。

3.1 主从架构与双交换网络

首先，要理解C6670的互联架构基于清晰的主从（Master/Slave）模型：

• 主设备（Master）：能够主动发起读写传输的模块。例如：C66x DSP核心（通过其数据/配置端口）、EDMA3传输控制器（TC）、SRIO的Packet DMA、网络协处理器（NETCP）的Packet DMA等。
• 从设备（Slave）：只能被动响应主设备访问的模块。例如：SPI、UART、I2C控制器、定时器、GPIO、以及各模块的配置寄存器空间等。

TeraNet由两个独立的交换网络构成：

1. 数据TeraNet：用于高速数据搬运。连接主设备和从设备的数据端口，带宽极高，是EDMA、核心访问DDR3、MSM共享内存等大数据量操作的通道。
2. 配置TeraNet：用于访问外设的控制寄存器。连接主设备和从设备的配置端口，带宽要求相对较低，但路径必须覆盖所有可配置模块。

这两个网络之间也有连接，使得主设备可以通过数据TeraNet间接访问配置空间（通常不推荐，延迟较高）。

3.2 解读连接矩阵：谁可以访问谁

手册中的Table 4-1, 4-2, 4-3以及Figure 4-1到4-6是理解数据通路的关键。这些图表构成了一个庞大的“地铁线路图”。我们以Table 4-1 Switch Fabric Connection Matrix Section 1的一部分为例进行解读：

• “Y”：表示该主设备与该从设备有直接连接。例如，MSMC_Data_Master这一行与CorePac0_SDMA列交叉处是“4”，但看MSMC_SMS列交叉处是“-”，而CorePac0_CFG行与MSMC_SMS列交叉处是“Y”。这告诉我们：CorePac0的配置端口（CFG）可以直接访问MSMC的从端口（SMS），但MSMC的数据主端口（Data_Master）不能直接访问MSMC的从端口（这是合理的，自己不能直接访问自己的配置空间，需要通过配置TeraNet）。
• 数字（如“2”, “4”）：表示该路径需要通过一个编号的桥接器（Bridge）。例如，EDMA3CC0_TC0_RD（EDMA3通道控制器0的传输控制器0读端口）访问CorePac0_SDMA（核心0的从DMA端口）需要经过桥2。桥接器通常用于连接不同的TeraNet子网（如TeraNet 3A和2A），或进行协议转换。路径中的桥接器数量会影响访问延迟。
• “-”：表示没有连接，该主设备无法直接或间接访问该从设备。例如，CorePac0_CFG无法直接访问CorePac0_SDMA。这很关键，意味着一个核心不能通过自己的配置总线直接访问自己的从DMA端口，必须通过数据总线或其它路径。

如何利用这个矩阵？假设你正在优化一个数据流：核心0需要将处理好的数据通过EDMA3快速搬移到SRIO发送出去。

1. 查找路径：在矩阵中，找到主设备EDMA3CC0_TC0_WR（写端口）和从设备SRIO_Packet_DMA（或SRIO的Slave接口）。在Table 4-1中，它们的交叉格是“-”，这意味着EDMA3CC0_TC0不能直接写数据到SRIO的Packet DMA。你需要换一个路径。
2. 寻找替代路径：查看SRIO_Master行与EDMA3CC0_TC0_WR列，交叉格是“2”。这意味着EDMA3CC0_TC0_WR可以通过桥2访问SRIO_Master。但SRIO_Master是主设备，不是从设备。这说明EDMA不能直接写SRIO的主端口。正确的做法是，EDMA应该将数据写入一个共享内存区域（如MSMC或DDR3），然后由SRIO的主端口（作为主设备）去该内存区域读取数据并发送。查看MSMC_SMS（MSMC从端口）列与EDMA3CC0_TC0_WR行，交叉格是“Y”，说明这条直接通路是存在的。
3. 结论：最优路径是：EDMA3CC0_TC0_WR->MSMC_SMS（写入数据）。然后，通过软件或另一个EDMA通道触发SRIO_Master->MSMC_SMS（读取并发送数据）。

3.3 总线优先级（Bus Priorities）：管理交通拥堵

当多个主设备同时争抢访问同一个从设备或同一个交换网络端口时，就需要仲裁。TeraNet允许通过可编程的优先级寄存器来配置每个主设备发起的传输的优先级。手册强调：优先级数字越低，优先级越高（PRI=000b为紧急，PRI=111b为低）。

例如，在一个实时音频处理系统中，来自麦克风输入的数据通过EDMA存入内存的传输，其优先级应该设为最高（000b或001b），以确保最低的延迟和不会丢失数据。而一些后台的非实时数据搬移或调试访问，则可以设置为低优先级（110b或111b）。

配置位置：

• C66x CorePac：其优先级通过UMC（统一内存控制器）中的控制寄存器设置。
• 基于Packet DMA的外设（如SRIO、NETCP）：其内部有寄存器可以定义其发起事务的优先级。
• 特殊的Packet DMA从端口：其优先级由PKTDMA_PRI_ALLOC寄存器（图4-7）的PKTDMA_PRI字段（bit 2-0）统一控制。

注意事项：优先级设置不当会导致严重的性能问题。我曾调试过一个系统，视频编码核心（CorePac2）偶尔会卡顿。最后发现是网络接收DMA（NETCP）的优先级被误设为最高，它持续以高优先级占用TeraNet带宽，阻塞了视频核心访问DDR3内存的路径。将NETCP的优先级调整为中等后，问题解决。一个基本原则是：对实时性要求最高的数据流，赋予最高优先级；对吞吐量要求高但可容忍一定延迟的流，赋予中高优先级；后台维护、调试类访问，赋予最低优先级。

3.4 复位多路复用器（RSTMUX）：看门狗与系统安全

RSTMUXx寄存器（每个CorePac一个）提供了一个将看门狗（WD）定时器事件映射到不同复位或中断信号的灵活机制。这在构建高可靠性系统时至关重要。

关键字段解析：

• OMODE (bit 3-1)：操作模式。它定义了当看门狗定时器事件到达时，Reset Mux模块产生什么输出。
  • 000b：无操作（默认）。看门狗事件被忽略。
  • 010b：产生本地复位（Local Reset）到CorePac。这会复位该核心，但其他核心和系统外设可能继续运行。
  • 011b：产生不可屏蔽中断（NMI）到CorePac。这是一种最高优先级的中断，通常用于最严重的错误恢复，可以让核心在复位前尝试保存关键状态或记录错误信息。
  • 100b：先产生NMI，再产生本地复位。DELAY字段（bit 7-5）定义了NMI和复位之间的延迟周期数（以CPU/6时钟计）。这为核心在彻底复位前执行紧急清理代码（如保存寄存器状态到非易失性内存）提供了宝贵时间。
  • 101b：产生设备全局复位。这会复位整个C6670芯片。
• LOCK (bit 0)：锁定位。一旦置1，寄存器字段将被锁定，直到下一次定时器复位（可能来自看门狗或其他源）。这可以防止关键的安全配置被意外或恶意修改。

应用场景：在一个安全关键的应用中（如汽车雷达），你可以为负责关键算法的主核（如CorePac0）配置OMODE=100b，并设置一个合适的DELAY（如4096个周期）。当主核软件跑飞、未能及时喂狗时，看门狗超时。系统会先向主核发送NMI，在NMI服务程序中，尽可能将错误状态和关键数据写入共享内存或特定寄存器。延迟结束后，主核被复位。而其他负责非关键任务的副核（CorePac1-3）可以配置为OMODE=010b（仅本地复位）或OMODE=000b（仅记录错误），从而实现错误的隔离和分级处理。

4. 系统互联配置实战与优化策略

理解了原理和架构，我们进入实战环节。配置和优化C6670的系统互联，通常不是一个独立的步骤，而是贯穿于整个系统软件设计的过程。

4.1 系统初始化阶段的互联配置

在main()函数或各核心的入口函数中，在使能任何高带宽数据流之前，建议先完成以下基础配置：

1. 配置TeraNet路径优先级：根据你的系统架构图和数据流规划，通过各主设备内部的优先级寄存器或PKTDMA_PRI_ALLOC寄存器，设置好初始的传输优先级。一个保守的初始策略是：将所有CorePac的数据访问设为高优先级（001b或010b），EDMA通道设为中高优先级（011b或100b），外设Packet DMA设为中低优先级（101b或110b）。后续根据性能测试再微调。
2. 配置IPC中断路由与使能：
   • 在中断控制器（INTC）中，映射IPC中断事件到合适的系统中断（如CORE_INTC_HOST_INTERRUPT_0）。
   • 编写IPC中断服务程序（ISR），并在中断向量表中注册。
   • 在INTC中使能（Unmask）对应的IPC中断。
   • 在软件层面，定义并文档化所有核心之间、核心与主机之间使用的中断源比特位（SRCSx）约定。这个约定文档是整个团队必须严格遵守的“通信协议”。
3. 配置复位与看门狗策略：根据每个核心承担任务的关键程度，通过RSTMUXx寄存器配置其看门狗超时行为。对于需要复杂状态恢复的核心，务必使用OMODE=100b并设置足够的DELAY。

4.2 数据流设计与性能分析

设计数据流时，要时刻参考TeraNet连接矩阵，并遵循以下原则：

• 路径最短化：尽量选择连接矩阵中标记为“Y”（直接连接）的路径。避免数据穿越多个桥接器，以减少延迟。
• 避免热点冲突：如果多个高优先级主设备（如两个CorePac和两个EDMA TC）都需要频繁访问同一个从设备（如MSMC或DDR3控制器），就会形成热点，成为性能瓶颈。解决方案：
  • 数据分区：将共享数据分散到不同的内存块（Bank）或不同的从设备上。例如，CorePac0和EDMA0访问MSMC Bank A，CorePac1和EDMA1访问MSMC Bank B。
  • 流水线化：安排数据访问在时间上错开。例如，CorePac处理上一帧数据时，EDMA搬运下一帧数据到内存。
  • 使用缓存：充分利用CorePac的L1和L2缓存，减少对共享内存的访问频率。
• 主设备能力评估：不是所有主设备都适合所有工作。例如：
  • EDMA3：是数据搬运的专家，效率极高，适合大块、连续的数据搬移。
  • CorePac：虽然也能通过加载/存储指令搬数据，但这会占用宝贵的计算周期。应尽量将数据搬运任务卸载给EDMA。
  • 外设自带DMA（如SRIO Packet DMA）：对于该外设的专用数据流，使用其自带DMA通常是最优解。

4.3 调试与性能剖析技巧

当系统出现数据错误、性能不达标或死锁时，可以按以下步骤排查：

1. 检查IPC中断：

   • 逻辑分析仪/示波器：如果条件允许，可以抓取核心间中断信号（如果有引出）或主机中断HOUT引脚，确认中断脉冲是否产生。
   • 寄存器查看：在调试器中，实时查看IPCGRx和IPCARx寄存器的值。如果SRCSx位为1但SRCCx位也为1，且持续不变，可能目标核心的ISR没有正确执行或没有清除中断。如果SRCSx始终为0，则发送方可能没有成功写入。
   • 软件标志位：在共享内存中设置一个与硬件中断对应的软件标志。在ISR中置位该标志，在主循环中检查。这可以区分是中断未触发，还是ISR未执行，或是ISR执行了但后续处理有问题。

2. 分析TeraNet瓶颈：

   • 性能计数器（Performance Counters）：C6670的TeraNet和CorePac内部通常有性能计数寄存器，可以统计缓存命中率、内存访问延迟、总线占用率等。通过分析这些数据，可以定位热点和瓶颈。例如，如果发现访问DDR3的延迟异常高，可能是DDR3控制器配置不当，或者同时访问的请求太多。
   • 系统跟踪（System Trace）：使用芯片的嵌入式跟踪缓冲区（ETB）和系统跟踪模块（STM），可以捕获一段时间内的总线事务、事件等信息，用于离线分析复杂的数据流交互和时序问题。
   • 简化测试：如果怀疑某条数据路径有问题，可以编写一个最简单的测试程序：让一个主设备（如一个CorePac）以最高优先级循环访问一个从设备（如MSMC的某个地址），同时用另一个主设备做同样的事。观察性能是否如预期。然后逐步增加主设备数量或改变优先级，观察性能变化。

5. 一个综合案例：多核雷达脉冲压缩系统

假设我们用一个4核C6670实现雷达脉冲压缩处理。任务流水线如下：

1. 核心0：从ADC接口（通过AIF2）接收原始雷达回波数据，存入MSMC Bank A。
2. 核心1：从MSMC Bank A读取数据，进行距离向FFT，结果写回MSMC Bank B。
3. 核心2：从MSMC Bank B读取数据，进行多普勒处理（MTI/MTD），结果写回MSMC Bank C。
4. 核心3：从MSMC Bank C读取数据，进行恒虚警（CFAR）检测，结果通过SRIO发送给上位机。

我们的互联与IPC设计：

1. 数据流路径优化：

   • 核心0使用EDMA3CC0_TC0将AIF2数据直接搬入MSMC Bank A（路径：AIF_Master -> MSMC_SMS，查表为“Y”，直接连接）。
   • 核心1、2、3的计算过程主要访问自己的L1/L2缓存，与MSMC的交互通过其自身的DMA（SDMA）或EDMA完成。确保每个核心访问的MSMC Bank不同，避免Bank冲突。
   • 核心3使用SRIO Packet DMA将结果从MSMC Bank C发送出去。这里需要配置SRIO的主端口优先级，确保其发送不阻塞核心0的实时数据接收。

2. IPC同步设计：

   • 约定中断源：
     • SRCS0: EDMA0完成数据接收（中断核心1）。
     • SRCS1: 核心1完成距离向FFT（中断核心2）。
     • SRCS2: 核心2完成多普勒处理（中断核心3）。
     • SRCS3: 核心3完成一批数据发送（可中断核心0，通知可以覆盖旧数据缓冲区）。
   • 操作流程：
     1. 核心0启动EDMA0搬运。搬运完成触发EDMA中断，在EDMA中断服务程序中，向IPCGR1的SRCS0位写1，中断核心1。
     2. 核心1的IPC ISR被触发，读取IPCGR1状态，发现SRCS0，清除中断（写IPCAR1），然后开始处理MSMC Bank A的数据。处理完后，向IPCGR2的SRCS1位写1，中断核心2。
     3. 核心2和核心3依此类推。
     4. 核心3发送完数据后，向IPCGR0的SRCS3位写1，通知核心0之前的MSMC Bank A缓冲区已可复用。

3. 优先级与看门狗配置：

   • 优先级：核心0的EDMA接收通道优先级设为最高（000b），因为ADC数据是实时流，不能丢失。SRIO发送通道优先级次之（001b）。核心1、2、3的计算任务访问MSMC的优先级设为中等（010b）。
   • 看门狗：为四个核心都使能看门狗。核心0（数据采集）和核心3（结果输出）任务最关键，配置RSTMUX为OMODE=100b（NMI+复位），并设置较长的DELAY，以便在NMI中保存错误现场。核心1和2配置为OMODE=010b（仅本地复位）。

通过这样的设计，我们利用TeraNet实现了高效、无阻塞的数据流通路，并利用IPC中断实现了精确、低延迟的任务级流水线同步，最终保证了整个雷达信号处理链的实时性和可靠性。

6. 总结与进阶思考

深入理解TMS320C6670的IPC中断和TeraNet互联，是释放其多核性能潜力的必经之路。这套机制的精妙之处在于，它在硬件上提供了足够灵活和强大的原语（Primitives），而把如何组织通信与数据流的复杂性交给了软件工程师。

在实际项目中，我最大的体会是：一定要在架构设计阶段就画好数据流图和中断关系图。把每一个数据缓冲区、每一个主从设备访问、每一个IPC中断事件都标清楚。然后拿着这个图去对照TeraNet连接矩阵，验证你设想的每一条路径是否通畅，是否存在冲突点。这个前期工作能避免后期大量的调试返工。

此外，多核DSP编程范式正在从传统的“对称多处理（SMP）”向“异构任务流水线”和“数据流编程”演进。IPC中断作为核心间的“硬同步点”，虽然延迟低，但也会引入确定性抖动。对于某些对抖动极其敏感的应用，可以探索结合内存屏障（Memory Barrier）和轮询共享标志位的“软同步”方式，甚至利用C6670的硬件信号量（Semaphore）模块进行更复杂的资源锁管理。这些高级主题，都是在夯实了IPC和TeraNet这些基础之后，可以进一步探索的方向。