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1. 项目概述与核心价值

在嵌入式系统，尤其是移动和物联网设备的设计中，功耗和性能的平衡是一门核心艺术。我们常常需要在设备全速运行时提供澎湃动力，而在待机或执行简单任务时，又希望它能像冬眠的动物一样，将能量消耗降到最低。实现这一目标的关键“魔法”之一，就是对系统时钟的精细化管理。时钟，作为数字电路的“心跳”，其频率和开关状态直接决定了芯片的功耗水平。一颗没有时钟驱动的模块，其静态功耗可以忽略不计；而一个高速运行的模块，则是耗电大户。

因此，一个强大的时钟管理单元（Clock Management Unit, CMU）或像TI OMAP系列中集成的PRCM（Power, Reset, and Clock Management）模块，就成了SoC（片上系统）的“能源管家”。它不仅仅是一个简单的时钟分频器，更是一个复杂的状态机，负责协调来自内部处理器、外部设备的各种时钟请求，管理多个高精度时钟源（如晶体振荡器、锁相环），并根据系统的工作模式（激活、空闲、休眠、关机）动态地开启、关闭、升频、降频各个时钟域。

本文将以TI OMAP平台的PRCM模块为蓝本，深入剖析其时钟管理器的核心工作机制。我们将超越手册中寄存器列表的简单罗列，重点解析其设计哲学、关键状态机逻辑，以及在实际编程中如何安全、高效地配置系统时钟和DPLL（数字锁相环）。无论你是正在调试一块OMAP板卡，还是希望理解现代SoC时钟管理的通用原理，这篇文章都将为你提供从理论到实践的完整视角。

2. 系统时钟源：心脏的起搏器

系统时钟是SoC最根本的时钟源，所有其他时钟（包括DPLL的输出）都直接或间接源于它。PRCM模块对系统时钟源的管理，体现了其在“自主”与“依赖”之间的灵活切换能力。

2.1 主控模式与旁路模式：谁说了算？

系统时钟振荡器有两种根本的工作模式，这通常由硬件引脚（如sys_boot6）的上拉或下拉状态在启动时决定，软件无法在运行时更改此模式，但需要清楚其影响。

主控模式：在此模式下，SoC是时钟的“生产者”。芯片内部的振荡器电路被启用，并连接到一个外部的石英晶体。振荡器产生一个稳定的高频时钟信号（例如12MHz, 13MHz, 19.2MHz等，具体取决于晶体）。这个时钟信号一方面供SoC内部使用，另一方面可以通过sys_clkout1引脚输出给外部外围设备使用。此时，sys_clkreq引脚是一个输入引脚，用于接收外部设备对此时钟的请求。当外部设备需要时钟时，它拉高（或拉低，取决于极性）sys_clkreq信号，PRCM模块收到请求后，会确保振荡器处于活动状态并输出时钟。

旁路模式：在此模式下，SoC是时钟的“消费者”。芯片内部的振荡器被禁用或置于旁路状态，系统时钟由一个外部时钟源直接通过sys_xtalin引脚提供。此时，sys_clkreq引脚的角色反转，成为一个输出引脚。当SoC内部需要系统时钟时，PRCM会通过这个引脚向外部时钟源发出请求信号。

实操心得：在电路设计阶段，就必须根据系统架构确定使用哪种模式。如果板卡上有自己的晶体振荡器电路，通常配置为主控模式。如果SoC作为更大系统的一个子板，其时钟由背板或主控板提供，则配置为旁路模式。错误配置会导致系统无时钟或时钟冲突。

2.2 sys_clkreq信号：内外协调的握手协议

sys_clkreq是一个双向信号，其方向和电平意义是理解时钟请求逻辑的核心。PRCM通过PRM_POLCTRL.CLKREQ_POL寄存器位来控制其有效电平（高有效或低有效）。手册中的表4-33完美诠释了其状态机，我们可以将其逻辑归纳如下：

它的状态由三个因素决定：

1. 内部时钟请求：SoC内部是否有模块需要系统时钟？
2. 外部时钟请求：sys_clkreq引脚上的电平是否表明外部设备需要时钟？（在主控模式下，此引脚为输入；在旁路模式下，此引脚为输出，但输出值也受内部请求影响）。
3. 工作模式：主控模式还是旁路模式？

以CLKREQ_POL = 1（高电平有效）为例，其真值表逻辑可以这样理解：

注意事项：在旁路模式下，sys_clkreq作为输出，其驱动能力是有限的。如果它需要驱动多个设备或长走线，可能需要额外的缓冲器。此外，电平转换问题也需要在混合电压系统中仔细考虑。

2.3 时钟自动关断与唤醒策略

为了极致省电，PRCM允许配置系统时钟振荡器在SoC进入低功耗状态时自动关闭。这是通过PRM_CLKSRC_CTRL.AUTOEXTCLKMODE位域控制的，它提供了四种细粒度的策略：

1. 0x0 - 始终活动模式：无论SoC处于何种状态（活跃、空闲、保持、关闭），只要硬件上电，振荡器就一直工作。这是最耗电但也是最简单的模式，响应速度最快。
2. 0x1 - 设备进入非活跃、保持或关闭状态时关闭：只要SoC不是完全活跃状态（即CPU停转，仅部分逻辑保持），且没有外部时钟请求（sys_clkreq无效），就关闭振荡器。
3. 0x2 - 设备进入保持或关闭状态时关闭：比模式1更宽松一些，在设备空闲（Idle）时振荡器仍可保持活动，仅在更深度的保持（Retention）或关闭（Off）状态且无外部请求时才关闭。
4. 0x3 - 设备进入关闭状态时关闭：最保守的省电策略，仅在设备完全关闭（Off）且无外部请求时才关闭振荡器。

唤醒源：一旦振荡器被关闭，需要特定的唤醒事件才能重新启动它，主要包括：

• 设备唤醒事件：如外部中断、RTC闹钟等。
• 外部时钟请求：sys_clkreq信号变为有效。

避坑指南：配置自动关断时，必须确保你的唤醒源是有效的，并且唤醒后软件有足够的时钟稳定时间（通过PRM_CLKSETUP.SETUP_TIME配置）来等待振荡器起振稳定，然后再进行关键操作（如访问PLL、执行代码）。否则系统可能无法正常唤醒或运行不稳定。

3. 外部时钟输出：分享与监控

除了管理输入时钟，PRCM还提供了两个外部时钟输出引脚，用于驱动外围芯片或用于调试监控。

3.1 sys_clkout1：系统时钟的镜像

sys_clkout1是系统时钟振荡器输出（OSC_SYS_CLK）的直接或门控输出。它的活动条件非常明确：

1. 振荡器���钟必须是活动的且已稳定。
2. 必须存在一个有效的外部系统时钟请求（即sys_clkreq信号有效）。
3. 软件通过PRM_CLKOUT_CTRL.CLKOUT_EN位使能了该输出。

它的极性可以通过PRM_POLCTRL.CLKOUT_POL配置。当输出被门控（关闭）时，此位决定引脚是保持高电平、低电平还是高阻态（取决于具体实现）。

在待机模式下的行为差异：

• 主控模式：设备待机时，SYS_CLK和sys_clkout1被禁用。一个有效的外部sys_clkreq请求可以直接重新激活振荡器和sys_clkout1，而不会触发整个设备唤醒。这允许外部设备在不唤醒主CPU的情况下获取时钟。
• 旁路模式：设备待机时，sys_clkout1只能在设备被其他唤醒事件唤醒，且SYS_CLK恢复活动后，才能被重新激活。

3.2 sys_clkout2：可编程的通用时钟输出

sys_clkout2是一个更灵活的时钟输出，其时钟源可以从几个内部时钟中选择：

• CORE_CLK（核心域时钟）
• CM_SYS_CLK（分频后的系统时钟）
• 96 MHz 时钟
• 54 MHz 时钟

选定源时钟后，还可以通过CM_CLKOUT_CTRL.CLKOUT2DIV进行1、2、4、8、16分频。这使得它可以输出一个频率相对稳定且可调的时钟，非常适合作为音频编解码器、ADC或其他外设的时钟源。

关键限制：

• 与sys_clkout1不同，当设备处于关闭模式时，sys_clkout2是不活动的。
• 软件必须手动使能其源时钟。仅仅使能sys_clkout2（CLKOUT2_EN）并不会自动去请求其源时钟。如果源时钟本身被门控，sys_clkout2将没有输出。

实操要点：使用sys_clkout2的典型顺序是：1) 配置并确保其选择的源时钟在目标功耗模式下是有效的（例如，96MHz时钟在某些睡眠模式下可能被关闭）。2) 配置分频比。3) 最后使能CLKOUT2_EN。关闭时顺序相反，先关闭输出使能。

4. DPLL核心：高性能时钟的引擎

DPLL是生成SoC内部各种高速时钟（如CPU、总线、外设时钟）的核心。OMAP通常包含多个DPLL，例如DPLL1（用于MPU CPU）、DPLL2（用于IVA视频加速器）、DPLL3（用于CORE核心域）、DPLL4/5（用于外设）。理解DPLL的配置和模式切换是进行动态电压频率调节和低功耗优化的关键。

4.1 DPLL的频率合成：M、N与分频器

DPLL的基本工作原理是通过一个可编程的反馈环路，将低频的参考时钟（通常是系统时钟SYS_CLK）倍频到一个稳定的高频。输出频率由以下公式决定：

F_{dco} = (M / N) * F_{ref}

其中：

• F_{ref}是输入参考时钟频率。
• M是倍频器（Multiplier）值，在寄存器CM_CLKSELx_PLL.MULT中配置。
• N是分频器（Divider）值，在寄存器CM_CLKSELx_PLL.DIV中配置。
• F_{dco}是DPLL内部压控振荡器的频率，通常很高。

最终输出的时钟频率F_{out}还需要经过后级分频器（M2, M3, M4...）进行分频：

F_{out} = F_{dco} / Mx

例如，DPLL4可以产生96MHz、54MHz、48MHz等多种时钟，就是通过不同的后级分频器从同一个F_{dco}分频得到的。

配置步骤与计算示例： 假设我们需要从DPLL3（CORE DPLL）产生一个400MHz的CORE_CLK。已知参考时钟F_{ref} = 12 MHz，后级分频器M2配置为2（即CORE_DPLL_CLKOUT_DIV = 2）。

1. 首先确定F_{dco}。因为F_{out} = F_{dco} / M2，所以F_{dco} = F_{out} * M2 = 400 MHz * 2 = 800 MHz。
2. 然后计算M和N。根据公式F_{dco} = (M / N) * F_{ref}。通常N会被设置为一个固定值（如1）以简化计算，或者根据PLL的稳定性和频率范围选择一个合适的值。假设我们设N=1，则M = F_{dco} / F_{ref} = 800 MHz / 12 MHz ≈ 66.666。M必须为整数，所以我们需要选择一个最接近的整数值，例如M = 67。
3. 重新计算实际频率：F_{dco} = 67 * 12 MHz = 804 MHz，F_{out} = 804 MHz / 2 = 402 MHz。这个误差（0.5%）对于许多数字电路是可接受的。如果需要更精确的频率，可能需要调整N值或选择不同的参考时钟。

注意事项：每个DPLL的M、N值都有其允许的范围（最小值、最大值），编程时必须查阅数据手册，确保配置值在有效范围内，否则PLL可能无法锁定或输出不稳定时钟。此外，改变M/N值后，DPLL需要经历一个重新锁定的过程。

4.2 DPLL的功耗模式：性能与功耗的权衡

DPLL并非只有“开”和“关”两种状态。为了在不同负载场景下节省功耗，它支持多种功耗模式，在锁定时间（重新输出稳定时钟所需的时间）和功耗之间进行折衷。

模式切换逻辑： 模式切换可以是手动（软件直接写寄存器请求）或自动（由PRCM硬件根据条件触发）。

• 自动模式：需要使能CM_AUTOIDLE_PLL相关位。例如，可以配置DPLL在对应的处理器内核（如MPU）进入空闲状态时，自动从“锁定”模式切换到“低功耗停止”模式；当内核被唤醒时，又自动切换回“锁定”模式。这实现了完全硬件的动态功耗管理。
• 手动模式：软件通过CM_CLKEN_PLL寄存器直接控制DPLL进入特定模式。这为软件提供了更直接的控制权，但需要软件清楚当前系统状态。

关键限制（踩坑点）：如表4-38下的注释明确指出，DPLL1和DPLL3不能通过软件手动强制切换到“低功耗停止”模式。它们必须处于“锁定”状态，且使能了自动切换功能，并在满足硬件条件（如MPU空闲）时，由硬件自动切入该模式。试图手动写入该模式是无效的。这是一个非常重要的设计约束，在编写低功耗状态管理代码时必须牢记。

4.3 DPLL低功耗模式与时钟路径下电

低功耗模式：当DPLL的输出频率目标低于某个阈值（如600 MHz）时，可以使其进入一种特殊的低功耗模式。在此模式下，DPLL内部某些电路可以降低工作频率或电压，从而减少功耗，但代价是可能引入轻微的周期抖动和相位噪声。这对于对时钟绝对精度不敏感，但对功耗极其敏感的应用场景（如后台内存自刷新、低速外设）是有用的。通过EN_xxx_DPLL_LPMODE位控制。

时钟路径下电：对于像DPLL3和DPLL4这样有多个输出分频器（M2, M3, M4...）的PLL，可以独立地关闭某一条输出时钟路径的电源。例如，DPLL4可以单��关闭其96MHz、TV（DSS）、DSS1、CAM、EMU_PERIPH等输出时钟的路径。这是通过PWRDN_xxx寄存器位实现的。当系统中某个子系统（如摄像头）完全不用时，可以将其时钟路径彻底下电，实现更极致的功耗节省。

操作顺序警告：手册4.7.6.4节特别强调，软件必须确保正确的控制顺序。为了避免在时钟输出上产生毛刺（glitch），应在时钟不被需要、且输出已被门控时，才激活（置1）路径下电控制位。反之，在取消下电（置0）和重新使能时钟门控之间，应确保有一定的延迟。

4.4 DPLL重校准：应对环境变化的韧性

DPLL在锁定过程中会进行一次初始校准，以补偿芯片制造工艺偏差。然而，在运行过程中，芯片的电压和温度（VT）会发生变化，可能导致输出频率漂移，甚至失锁。PRCM的漂移防护功能就是为了解决这个问题。

工作原理：

1. DPLL内部包含传感器，持续监测其VT条件。
2. 当VT变化超过预设的容限窗口时，DPLL会置位一个重校准标志。
3. 根据配置，可以有两种处理方式：
   • 自动重校准模式：PRCM模块检测到标志后，自动将DPLL切换到旁路模式，执行一次重校准和重锁定序列，然后再切换回锁定模式。这个过程对软件透明，但会导致时钟短暂切换为参考时钟频率，可能影响正在使用该时钟的模块（如SDRAM控制器）。
   • 软件控制模式（默认）：PRCM模块在重校准标志置位时，可以向MPU（主处理器）产生一个唤醒事件和中断。软件在中断服务例程中，选择在合适的时机（例如，确保没有关键操作在进行时）手动触发DPLL重锁定。

为什么SDRC（SDRAM控制器）是敏感的？SDRC内部通常有一个DLL（延迟锁定环路）来对齐数据采样窗口。当它的输入时钟（来自DPLL3）频率突然改变（例如从锁定高频切换到旁路的低频），DLL需要时间重新锁定。在此期间对SDRAM的访问可能出错。因此，在DPLL3可能发生重校准（尤其是自动模式）时，软件必须暂停对SDRAM的访问。

配置寄存器：CM_CLKEN_PLL.DRIFTGUARD位用于使能/禁用自动重校准功能。PRM_IRQENABLE_MPU.RECAL_EN位用于使能重校准中断。

经验之谈：手册在4.7.6.5节末尾的注释中指出：“在规定的电压和温度工作范围内，DPLL重校准在实际使用中并非必需。”这意味着，如果你的产品工作环境稳定，可以禁用自动重校准功能，以避免不可预测的时钟切换带来的风险，完全依赖软件在必要时（如检测到温度大幅变化后）进行手动重校准。

4.5 DPLL编程标准序列

手册4.7.6.6节给出了配置DPLL的标准软件序列，这是一个非常重要的实践指南：

1. 设置M和N值：根据目标频率计算并写入CM_CLKSELx_PLL.MULT和.DIV寄存器。
2. 设置输出分频器：配置M2, M3等分频器寄存器（CM_CLKSELx_PLL.CLKOUT_DIV等）。
3. 配置重校准功能：根据系统需求，设置DRIFTGUARD位（使能/禁用自动重校准）和相应的中断使能位。
4. 配置自动空闲功能：设置CM_AUTOIDLE_PLL寄存器，决定DPLL是否根据硬件条件自动切换低功耗模式。
5. 屏蔽/使能中断：配置PRM_IRQENABLE相关位，决定是否接收DPLL重校准等中断。
6. 使能DPLL锁定模式：最后，通过写CM_CLKEN_PLL.EN_DPLL寄存器位，将DPLL从旁路/停止模式切换到锁定模式。DPLL将开始锁定过程。

为什么是这个顺序？这个顺序确保了DPLL在开始尝试锁定前，所有参数（频率、分频比、工作模式）都已配置妥当。特别是先配置自动空闲和中断，再使能锁定，可以保证DPLL一旦进入工作状态，其功耗管理和错误处理机制就已经就位。

5. 内部时钟控制网络：时钟的分配与门控

PRCM模块管理着一个复杂的内部时钟树，将源时钟（如SYS_CLK, DPLL输出）分发到各个功能模块和接口。理解这个网络的控制逻辑，对于确保模块正常工作、避免时钟竞争和进一步省电至关重要。

5.1 时钟门控的类型

如图4-56至4-69所示，每个时钟路径的控制逻辑由三列描述：源选择/分频、软件控制、硬件控制。硬件控制列中的缩写CL、GS、GC、HC揭示了门控的底层逻辑：

• GC：门控控制。这是最简单的情况，时钟仅被一个模块使用。软件通过设置CM_FCLKEN（功能时钟使能）或CM_ICLKEN（接口时钟使能）寄存器位，可以直接门控该时钟。当该位为0时，如果满足其他硬件条件（如模块所在电源域已开启），时钟就会被关闭。
• CL：组合逻辑。该时钟被多个模块跨多个电源域共享。时钟的门控条件是所有这些模块请求的“或”逻辑。只要任何一个模块请求该时钟，时钟就不会被关闭。软件对单个模块的时钟使能控制只是“请求”的一部分，最终决定权在硬件组合逻辑。这防止了在另一个模块仍在使用时钟时，软件误关闭时钟导致系统故障。
• GS：门控选择。该时钟是某个模块多个可选时钟源之一。时钟是否被门控，不仅取决于软件在CM_FCLKEN/ICLKEN中的使能位，还取决于在CM_CLKSEL寄存器中选择的时钟源是否是该路径。如果软件选择了其他时钟源，那么这条路径的时钟就会被门控，即使其使能位是1。
• HC：硬件控制。一些特殊的控制规则，不属于上述三类。例如，系统时钟SYS_CLK的开启，需要等待振荡器稳定时间计数器溢出，这就是一个硬件控制条件。

5.2 关键时钟路径解析

以CORE_CLK（核心域时钟，通常来自DPLL3）为例，它是L3和L4互连总线、以及许多核心外设的时钟源。它的门控条件取决于L3_ICLK和L4_ICLK的门控状态。这意味着，只有当所有使用L3_ICLK和L4_ICLK的模块都关闭了各自的接口时钟请求后，CORE_CLK才有可能被硬件自动门控。这体现了“时钟需求向上游传递”的层次化门控思想。

再看96M_FCLK，它是由DPLL4的M2输出分频而来。它的活动条件取决于CORE_96M_FCLK和DSS_96M_FCLK等下游时钟是否活动。如果没有任何一个模块使用96MHz的功能时钟，那么96M_FCLK这条路径就会被门控，从而节省DPLL4部分电路的功耗。

软件控制与硬件确认的延迟：手册在4.7.7节开头的注释中特别提醒：“因为PRCM模块在能够门控时钟之前，必须从不同模块接收硬件确认，所以在软件请求时钟门控条件后，时钟不会立即被门控。”这是一个非常重要的异步过程。软件写CM_FCLKEN=0只是发出了一个请求，PRCM会向对应模块发送一个“准备关闭时钟”的查询，模块在完成当前操作（如DMA传输结束）后回复确认，PRCM才会实际关闭时钟。在软件发出关闭请求后立即读取状态寄存器，可能发现时钟仍在运行。

6. 常见问题与调试技巧实录

在实际开发和调试中，围绕PRCM和时钟配置会遇到各种问题。以下是一些典型场景和排查思路。

6.1 系统无法启动或启动后卡死

• 可能原因1：系统时钟源配置错误。
  • 排查：检查板卡sys_boot6引脚的上下拉配置，确认与实际使用的时钟源（外部晶体或外部时钟输入）匹配。测量sys_xtalin/sys_xtalout或sys_clkout1引脚是否有时钟波形。确认PRM_CLKSRC_CTRL.SYSCLKSEL位反映的模式是否正确。
• 可能原因2：DPLL锁定失败。
  • 排查：在初始化代码中，配置完DPLL的M/N值并启动锁定后，应轮询CM_IDLEST_PLL寄存器中对应的ST_DPLL位，等待其变为0（表示锁定完成），再进行后续依赖该时钟的操作。如果一直无法锁定，检查：
    1. 参考时钟F_{ref}是否稳定且存在。
    2. M和N值是否在数据手册规定的有效范围内。
    3. 供电电压是否在PLL要求的范围内。
• 可能原因3：低功耗状态退出后时钟未恢复。
  • 排查：检查唤醒��配置。如果使用了振荡器自动关断模式，确保唤醒事件（如外部中断）能正确触发。检查PRM_CLKSRC_CTRL.AUTOEXTCLKMODE配置是否过于激进，导致在浅度睡眠时时钟就被关闭。在唤醒处理函数中，增加对关键时钟状态（如CM_IDLEST）的检查，并等待稳定。

6.2 外设工作不正常或数据错误

• 可能原因1：外设时钟未使能或源时钟错误。
  • 排查：这是最常见的原因。确认外设对应的CM_FCLKENx和CM_ICLKENx寄存器位已置1。确认CM_CLKSELx寄存器为该外设选择了正确的时钟源和分频比。例如，UART需要48MHz或96MHz功能时钟，而McSPI可能需要来自CORE_CLK的接口时钟。
• 可能原因2：时钟频率偏差过大。
  • 排查：使用示波器或逻辑分析仪测量sys_clkout2（如果配置为输出该外设时钟）或相关GPIO切换产生的时钟。计算实际频率与预期频率的偏差。如果偏差大，检查DPLL的M/N计算是否正确，参考时钟精度是否足够。对于UART等对波特率精度敏感的外设，即使很小的频率偏差也可能导致通信失败。
• 可能原因3：DPLL重校准导致时钟瞬断。
  • 排查：如果问题随机出现，特别是在温度变化时，怀疑DPLL自动重校准。检查CM_CLKEN_PLL.DRIFTGUARD是否被使能。如果是，考虑禁用它，改为软件监控温度并手动重校准。对于SDRAM访问错误，确保在重校准期间停止访问。

6.3 功耗高于预期

• 可能原因1：未使用的时钟域未关闭。
  • 排查：使用调试工具或读取CM_FCLKEN/CM_ICLKEN寄存器，检查所有外设的时钟使能状态。在系统初始化完成后，关闭所有未使用外设的时钟。特别注意那些默认开启的时钟。
• 可能原因2：DPLL未进入低功耗模式。
  • 排查：在系统空闲时，检查CM_IDLEST_PLL寄存器，确认DPLL是否处于“低功耗停止”或“旁路”模式。如果没有，检查CM_AUTOIDLE_PLL寄存器是否配置正确，以及相应的硬件条件（如CPU空闲）是否满足。
• 可能原因3：时钟路径未下电。
  • 排查：对于DPLL3/4/5，检查PWRDN_xxx寄存器位。如果某个子系统（如DSS显示子系统）完全不用，可以将其对应的时钟路径下电。确保按照正确的顺序操作：先门控输出时钟，再下电路径电源。

6.4 调试技巧与工具

1. 善用sys_clkout2：将其配置为需要监控的内部时钟（如CORE_CLK,96M_FCLK），用示波器测量，可以直观验证时钟频率和是否存在。
2. 寄存器快照与对比：在系统正常启动后， dump所有PRCM关键寄存器（CLKSRC, CLKEN, CLKSEL, IDLEST等）的值并保存。当出现问题时，再次dump并对比，能快速定位哪个时钟配置被意外改变。
3. 功耗测量与时钟状态关联：使用电流表测量板级功耗，同时通过软件打印或触发GPIO来标记不同的系统状态（全速运行、空闲、睡眠）。观察功耗变化是否与时钟状态机理论值相符。如果睡眠时功耗降不下去，很可能有时钟漏关。
4. 仿真器与Trace：如果支持，使用JTAG仿真器单步跟踪启动代码中的时钟初始化序列，观察每一步写寄存器后相关状态位的变化，确保每一步都按预期完成。