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1. 项目概述：ePWM数字比较子模块的核心价值

在电力电子和电机驱动的世界里，精确的时序控制是灵魂。无论是让电机平稳旋转，还是让电源高效转换，核心都在于如何精准地生成和控制PWM（脉宽调制）信号。传统的PWM生成依赖于内部计数器和比较器，但当我们面对更复杂的系统需求时——比如需要根据一个外部过流信号立刻关断PWM，或者在一个特定的电压比较点触发ADC采样——仅靠内部资源就显得捉襟见肘了。

这正是ePWM（增强型脉宽调制器）的数字比较（Digital Compare, DC）子模块大显身手的地方。你可以把它想象成ePWM模块的“外部事件感知与决策中枢”。它的核心职能，是将来自芯片引脚的外部数字信号（例如TZ1/TZ2/TZ3故障输入，或者是片内模拟比较器COMP的输出），直接、快速地映射为能够影响PWM输出的控制动作。这个映射过程不是简单的直连，而是一套包含事件鉴别、滤波处理和灵活路由的完整流水线。

为什么它如此重要？在电机控制中，你可能需要在外置电流采样比较器输出过流信号的瞬间，立即封锁驱动桥的上下管，保护IGBT或MOSFET。在LLC谐振电源中，你可能需要根据反馈电压锁定一个特定的相位点来触发ADC采样，以实现精准的电压闭环。这些场景都要求极低的延迟和确定性的响应。DC子模块的“Force”功能可以直接异步动作于输出，而“SOC”和“Sync”功能则能精准地协调ADC转换与多路PWM之间的同步。其内置的消隐窗口（Blanking Window）更是应对实际硬件中不可避免的开关噪声和信号抖动的利器，能有效防止误触发导致的系统误动作。

本文将深入拆解ePWM数字比较子模块的工作原理，从事件生成的源头，到滤波消隐的逻辑，再到最终触发ADC、中断或同步其他模块的完整路径。我会结合寄存器配置和实际应用场景（如多路Buck电源的同步、三相逆变器的控制），手把手展示如何配置这个强大的模块，并分享我在实际调试中积累的配置技巧和避坑指南。无论你是正在设计伺服驱动器的电机控制工程师，还是在优化开关电源效率的电源工程师，理解并掌握DC子模块，都将为你打开一扇通往更高性能、更可靠系统设计的大门。

2. 数字比较子模块的架构与信号流解析

要驾驭数字比较子模块，首先必须厘清它的内部架构和信号流向。整个子模块可以看作一个精密的信号处理与分发中心，其核心任务是将原始的输入信号转化为多种可用的控制事件。

2.1 核心输入：Trip-Zone信号与事件生成

数字比较子模块的输入主要来源于Trip-Zone (TZ) 引脚（TZ1, TZ2, TZ3）。这些引脚在设计上就用于故障保护，可以直接连接到外部比较器、过温传感器或驱动芯片的故障输出。通过DCTRIPSEL寄存器，我们可以灵活地将任意一个TZn信号配置为数字比较A高/低（DCAH/DCAL）或数字比较B高/低（DCBH/DCBL）事件的源。

这里有一个关键概念：事件（Event）。DCAH、DCAL、DCBH、DCBL这些信号只是“条件”，而DCAEVT1、DCAEVT2、DCBEVT1、DCBEVT2才是子模块内部生成的、可供其他模块使用的“事件”。TZDCSEL寄存器的作用，就是定义当DCAH/L或DCBH/L信号有效（变为高或低，取决于配置）时，触发哪一个具体的事件。例如，你可以配置“当DCAH为高时，生成DCAEVT1事件”。

注意：TZn信号用作数字比较事件源时，其有效极性（高有效或低有效）是可配置的，这不同于它们作为紧急故障输入时的固定行为。这为连接不同输出逻辑的外部保护电路提供了便利。

2.2 事件分发网络：Force, Interrupt, SOC与Sync

每个数字比较事件（如DCAEVT1）都是一个强大的触发器，可以同时或选择性地激活四条独立的输出路径：

1. Force（强制动作）路径：这是延迟最低、优先级明确的路径。DCAEVT1.force和DCAEVT2.force信号会直接送入Trip-Zone子模块，可以配置为立即将PWM输出强制为高、低或高阻态。这对于需要微秒级甚至纳秒级响应的硬件保护（如直通防止、过流关断）至关重要。DCBEVTx.force则对应控制另一个输出通道（EPWMxB）。优先级顺序为：TZA/TZB（最高） -> DCAEVT1/DCBEVT1 -> DCAEVT2/DCBEVT2（最低）。

2. Interrupt（中断）路径：DCAEVT1.interrupt等信号会置位Trip-Zone子模块中的中断标志位（TZFLG），如果相应中断使能位（TZEINT）被设置，则会向CPU申请中断。这适用于那些不需要立即改变PWM输出，但需要CPU介入进行故障记录、系统状态调整或复杂处理的场景。

3. SOC（ADC启动转换）路径：DCAEVT1.soc和DCBEVT1.soc信号可以连接到事件触发（ET）子模块。通过配置ETSEL[SOCASEL]或ETSEL[SOCBSEL]寄存器，可以将这些事件选为触发ADC开始转换的源。这在需要与外部事件严格同步的采样场景中非常有用，例如在PWM波形的特定点（由比较器判定）进行电流采样。

4. Sync（同步）路径：DCAEVT1.sync和DCBEVT1.sync信号可以输出到时间基准（TB）子模块。它们会与外部同步输入（EPWMxSYNCI）及软件强制同步信号（TBCTL[SWFSYNC]）进行“或”操作，产生一个同步脉冲，用于复位或同步本模块或其他模块的时基计数器。这是实现多个PWM模块之间精确相位关系的关键。

2.3 寄存器概览与控制逻辑

数字比较子模块的功能通过一组专用寄存器进行控制，理解它们是进行配置的基础：

配置的基本流程是：首先通过DCTRIPSEL和TZDCSEL将外部引脚信号映射到内部事件；然后通过DCACTL/DCBCTL配置每个事件的响应动作（是否产生SOC/SYNC）；最后通过DCFCTL、DCFOFFSET、DCFWINDOW来设置滤波参数，确保事件信号的纯净性。

3. 事件滤波与消隐窗口深度剖析

在实际的电力电子硬件中，开关节点（Switch Node）上通常伴随着极高的dv/dt噪声。当这个噪声耦合到模拟比较器电路或故障检测电路时，其输出信号可能会产生短暂的毛刺。如果这些毛刺被数字比较子模块误认为是有效事件，将导致错误的保护动作或ADC触发，严重时甚至会使系统崩溃。消隐窗口（Blanking Window）功能，就是为了从硬件层面解决这一问题而设计的。

3.1 消隐窗口的工作原理

消隐窗口的本质，是在每个PWM周期内的一段特定时间区间内，暂时“屏蔽”或“忽略”数字比较事件输入。其工作流程如下：

1. 窗口对齐点：窗口的起始位置需要与PWM时基的一个确定点对齐。通过DCFCTL[PULSESEL]位，你可以选择将窗口对齐到CTR=PRD（周期匹配点）或CTR=0（计数器归零点）。这个选择取决于你预期噪声出现的位置。例如，在Buck电路中，高端MOSFET开通的瞬间噪声最大，如果你的PWM在CTR=0时开通，那么将窗口对齐到CTR=0就是合理的。

2. 偏移量（Offset）：你并不总是希望窗口立刻开始。DCFOFFSET寄存器允许你设置一个以TBCLK为单位的延迟。在对齐点脉冲到来后，偏移计数器开始递减，减到0时，消隐窗口才正式开始。这可以用来跳过开关瞬态后最剧烈的初始噪声阶段。

3. 窗口宽度（Window）：DCFWINDOW寄存器定义了消隐窗口的持续时间，同样以TBCLK为单位。在窗口有效期间，所有选中的数字比较事件都会被忽略。

4. 信号流选择：DCFCTL[SRCSEL]位用于选择对哪个事件（DCAEVT1, DCAEVT2, DCBEVT1, DCBEVT2）进行滤波。滤波后的统一输出信号称为DCEVTFILT。在DCACTL/DCBCTL中，你可以为每个事件独立选择是使用原始的DCAEVT1信号，还是使用滤波后的DCEVTFILT信号作为后续动作（Force, Interrupt, SOC, Sync）的源。

3.2 配置实例与计算

假设我们有一个开关频率为100kHz的Buck转换器（PWM周期为10us）。系统时钟SYSCLK为100MHz，经过分频后TBCLK为50MHz（周期20ns）。我们使用一个模拟比较器监控电感电流，其输出连接到TZ1引脚，并配置为在过流时产生DCAEVT1事件。由于MOSFET开关会在每个周期开始（CTR=0）时产生约200ns的强烈噪声，我们需要设置消隐窗口来屏蔽这段时间。

• 步骤1：确定对齐点。噪声在CTR=0时产生，故设置DCFCTL[PULSESEL] = 0（选择CTR=0对齐）。
• 步骤2：计算偏移量。我们希望窗口在CTR=0之后立即开始，以覆盖最初200ns的噪声。但有时为了避开最尖峰的噪声，可以稍作延迟。这里假设无延迟，设置DCFOFFSET = 0。
• 步骤3：计算窗口宽度。需要屏蔽200ns。TBCLK周期为20ns，所以窗口宽度需要200ns / 20ns = 10个TBCLK周期。设置DCFWINDOW = 10。
• 步骤4：配置滤波。使能滤波 (DCFCTL[BLANKE]=1)，选择事件源 (DCFCTL[SRCSEL]=00选择DCAEVT1)。
• 步骤5：选择滤波后信号。在DCACTL寄存器中，设置EVT1SRCSEL=1，让DCAEVT1的Force、Interrupt等动作都基于滤波后的DCEVTFILT信号。

这样，在每个PWM周期开始后的200ns内，即使比较器输出因噪声而抖动，也不会触发错误的保护动作。200ns之后，窗口结束，比较器信号恢复正常监控。

实操心得：消隐窗口的宽度需要在实际电路中用示波器测量确定。一个方法是，先故意设置一个极小的窗口，让系统在噪声下误动作，然后逐步增加窗口宽度，直到误动作消失。此时的宽度再加上约20%-30%的余量，就是一个比较安全的设置值。同时，务必注意DCFOFFSET和DCFWINDOW之和不能超过PWM的半个周期（对于对称PWM）或整个周期（对于非对称PWM），否则窗口会持续有效，导致事件被永久屏蔽。

4. 多模块同步应用实战：从独立Buck到三相逆变器

数字比较子模块的SOC和SYNC输出，使其成为实现复杂多模块系统同步控制的利器。下面我们通过几个经典拓扑，看看如何利用这些功能构建系统。

4.1 场景一：多个独立频率的Buck转换器

这是最简单的情况。每个Buck转换器由一个独立的ePWM模块驱动，且运行频率各不相同。此时，各模块间无需同步，数字比较子模块主要用于本地的故障保护和基于事件的ADC采样。

配置要点：

• 模块关系：所有ePWM模块配置为主模式（Master），TBCTL[SYNCOSEL]设置为TB_SYNC_DISABLE，忽略同步输入，也不产生同步输出。
• 数字比较应用：每个模块的DC子模块独立配置。例如，用TZ1接各自Buck的过流保护比较器，配置为触发Force动作，实现快速硬件保护。同时，可以用另一个比较器监控输出电压，在电压穿越某个阈值时（产生DCAEVT2），触发本模块的ADC SOC进行采样，实现电压环的同步采样。
• 代码片段示意（模块1）：

  // 时基配置：独立运行，向上计数，周期1200个TBCLK EPwm1Regs.TBPRD = 1200; EPwm1Regs.TBCTL.bit.CTRMODE = TB_COUNT_UP; EPwm1Regs.TBCTL.bit.SYNCOSEL = TB_SYNC_DISABLE; // 数字比较配置：TZ1作为DCAEVT1源，用于强制动作（过流保护） EPwm1Regs.DCTRIPSEL.bit.DCAHCOMPSEL = DC_COMP1OUT; // 假设COMP1连接到TZ1 EPwm1Regs.TZDCSEL.bit.DCAEVT1 = TZ_DCAH_HIGH; // DCAH高电平触发DCAEVT1 EPwm1Regs.DCACTL.bit.EVT1SRCSEL = DC_EVT1; // 事件源直接使用DCAEVT1（不过滤） EPwm1Regs.TZCTL.bit.DCAEVT1 = TZ_FORCE_HI; // DCAEVT1发生时，强制PWMxA输出高（或根据桥式结构设为低/高阻） // 动作限定器配置：产生PWM波形 EPwm1Regs.AQCTLA.bit.PRD = AQ_CLEAR; EPwm1Regs.AQCTLA.bit.CAU = AQ_SET;

4.2 场景二：同频同步的多个Buck或半桥（H-Bridge）

当多个功率级需要严格同步开关，以降低输入电流纹波或满足特定拓扑（如交错并联）时，就需要主-从同步。

配置要点：

• 模块关系：一个模块设为主（Master），TBCTL[SYNCOSEL] = TB_CTR_ZERO，使其在计数器归零时产生同步脉冲（SYNCOUT）。其他模块设为从（Slave），TBCTL[SYNCOSEL] = TB_SYNC_IN且TBCTL[PHSEN] = TB_ENABLE，使其在收到同步脉冲时，将TBPHS寄存器的值加载到计数器，从而实现相位同步。
• 数字比较与同步：主模块的DC子模块可以产生一个DCAEVT1.sync信号。这个信号会参与到主模块自身的同步信号生成中。更强大的用法是，从模块的DC事件可以触发同步。例如，在交错并联Boost PFC电路中，从模块的电流过零检测比较器输出（产生DCBEVT1事件），可以触发本模块的DCBEVT1.sync，这个sync信号可以反馈给主模块或其他从模块，实现基于实际电流相位的“软同步”，而不仅仅是基于时间的“硬同步”。
• 代码片段示意（主从同步）：

  // 主模块 (EPWM1) 配置 EPwm1Regs.TBPRD = 600; // 设置周期 EPwm1Regs.TBCTL.bit.SYNCOSEL = TB_CTR_ZERO; // 在CTR=0时发出同步脉冲 EPwm1Regs.TBCTL.bit.PHSEN = TB_DISABLE; // 主模块忽略同步输入 // 从模块 (EPWM2) 配置 EPwm2Regs.TBPRD = 600; // 周期与主模块相同 EPwm2Regs.TBPHS.half.TBPHS = 300; // 设置相位偏移为180度 (300/600 * 360°) EPwm2Regs.TBCTL.bit.SYNCOSEL = TB_SYNC_IN; // 同步信号来源于输入 EPwm2Regs.TBCTL.bit.PHSEN = TB_ENABLE; // 使能同步时加载相位寄存器 // 假设从模块利用一个比较事件进行同步（可选） // EPwm2Regs.DCBCTL.bit.EVT1SYNCE = 1; // 使能DCBEVT1产生同步脉冲 // 注意：此时需要仔细管理同步源，避免冲突。

4.3 场景三：三相逆变器与电机控制

这是ePWM同步功能的典型应用。一个三相逆变器需要三个桥臂，六个PWM信号（上下管互补）。通常用三个ePWM模块（每个生成一对互补PWM）来控制。

配置要点：

• 模块关系：采用一个主模块（如EPWM1）和两个从模块（EPWM2, EPWM3）的架构。主模块在CTR=PRD或CTR=0时发出同步脉冲。两个从模块配置为在同步输入时加载相位寄存器，并且它们的TBPHS分别设置为0, 120°, 240°（对应电角度），即可生成三相对称的PWM波形。
• 数字比较的核心作用：
  1. 故障保护：将三相下管的退饱和检测（Desat Detection）或过流信号连接到三个模块的TZ引脚，通过DC子模块的Force功能实现硬件级联锁保护，确保任意一相出故障，所有三相能同时快速关断。
  2. ADC采样同步：在磁场定向控制（FOC）中，需要在PWM周期的特定时刻采样相电流。通常选择在PWM中点附近采样，以避开开关噪声。我们可以利用CMPB匹配点生成一个事件，但更灵活的方式是使用模拟比较器监控母线电压或相电压，在电压过零点或特定点时产生DC事件，并触发ADC SOC。这可以实现与反电动势严格同步的采样，对于无传感器控制算法尤为重要。
• 系统级同步：对于双电机驱动（两个独立的三相逆变器），可以让两套系统独立运行（各有一个主模块），也可以让一套系统的主模块同步另一套系统的从模块，实现双电机的转速或相位协同。

5. 高级配置技巧与常见问题排查

掌握了基本原理和标准配置后，一些高级技巧和实战中的“坑”能让你用得更得心应手。

5.1 配置流程与最佳实践

1. 初始化顺序至关重要：ePWM模块上电后寄存器状态不确定，可能产生伪事件。务必遵循TI手册推荐的初始化顺序：

   // 1. 禁用全局中断（INTM） DINT; // 2. 禁用ePWM特定中断（如TZ中断） EPwm1Regs.TZEINT.bit.OST = 0; // 示例：禁用一次性故障中断 // 3. 停止所有ePWM时基时钟（防止配置过程中计数器运行） EALLOW; SysCtrlRegs.PCLKCR0.bit.TBCLKSYNC = 0; // 停止ePWM时钟 EDIS; // 4. 初始化所有ePWM寄存器（包括TB, CC, AQ, DB, TZ, ET, DC等所有子模块） InitEPwm1(); InitEPwm2(); // ... // 5. 同步启动所有ePWM时基 EALLOW; SysCtrlRegs.PCLKCR0.bit.TBCLKSYNC = 1; // 启动ePWM时钟同步 EDIS; // 6. 清除可能存在的伪中断标志 EPwm1Regs.TZCLR.bit.OST = 1; // 清除一次性故障标志 EPwm1Regs.ETCLR.bit.INT = 1; // 清除事件触发中断标志 // 7. 使能所需的中断 EPwm1Regs.TZEINT.bit.OST = 1; // 使能一次性故障中断 // 8. 使能全局中断 EINT;

2. Force与Interrupt的配合使用：对于关键故障（如过流），应同时配置Force动作和Interrupt。Force动作确保硬件在百纳秒内响应，保护功率器件；Interrupt则通知CPU进行故障记录、状态机切换等后续处理。切勿只配置中断而不配置Force，因为软件中断响应的延迟（微秒级）对于保护来说太慢了。

3. 消隐窗口的“跨界”问题：如图21-49所示，如果设置的DCFOFFSET+DCFWINDOW超过了PWM周期，消隐窗口会延续到下一个周期。设计时要确保有效的事件触发点不在窗口内。一个稳妥的方法是，将窗口对齐点设在事件不可能发生的时刻。例如，如果你的过流事件只可能在PWM高电平期间发生，那么就将窗口对齐并覆盖在CTR=0（低电平开始）的时刻。

5.2 常见问题排查实录

问题1：配置了数字比较事件，但预期的Force动作或中断没有发生。

• 排查思路：
  1. 信号源检查：首先确认TZn输入引脚是否有预期的电平变化。用示波器测量物理引脚，或配置为GPIO读取其状态。
  2. 极性检查：检查TZDCSEL和DCTRIPSEL寄存器，确认你配置的是高电平触发还是低电平触发，是否与输入信号极性匹配。
  3. 滤波旁路检查：如果你不希望滤波，确认DCACTL.EVT1SRCSEL是否设置为DC_EVT1（使用原始事件），而不是DC_EVTFILT。如果你希望滤波，确认DCFCTL.BLANKE是否使能，且DCFCTL.SRCSEL选择了正确的事件源。
  4. 动作使能检查：对于Force，检查TZCTL寄存器中对应事件（如DCAEVT1）的动作是否配置为有效值（如强制高、低、高阻）。对于中断，检查TZEINT寄存器是否使能了该事件中断。
  5. 优先级覆盖：检查是否有更高优先级的Trip事件（如TZA）持续有效，覆盖了你的DC事件动作。

问题2：消隐窗口似乎没有起作用，噪声仍然引起了误触发。

• 排查思路：
  1. 窗口时序计算错误：重新计算TBCLK频率、PWM周期，并核对DCFOFFSET和DCFWINDOW寄存器的值。确保窗口覆盖了噪声出现的时段。一个常见错误是忽略了TBCLK的分频系数。
  2. 对齐点选择错误：确认DCFCTL[PULSESEL]设置的对齐点（CTR=0或PRD）是否与你的PWM波形和噪声实际发生位置对应。在对称（Up-Down）计数模式下，CTR=PRD和CTR=0是同一个点（波谷）；在非对称（Up）计数模式下，它们是两个不同的点。
  3. 寄存器影子加载问题：DCFOFFSET和DCFWINDOW寄存器是立即生效的，没有影子寄存器。但如果你在PWM运行过程中动态修改它们，可能会在修改的瞬间产生不可预期的行为。建议在修改前先停止时基（TBCLKSYNC=0），修改后再同步启动。

问题3：使用DC事件触发ADC SOC，但采样时刻有抖动或不准确。

• 排查思路：
  1. 事件源抖动：如果SOC事件源是模拟比较器输出的数字信号，其本身可能就有抖动。考虑增加比较器回差（Hysteresis），或使用消隐窗口滤除抖动。
  2. ET子模块配置：确保事件触发（ET）子模块已正确配置。ETSEL[SOCASEL]或[SOCBSEL]要选择正确的DC事件源（如ET_CTRU_DCAEVT1）。同时，检查ETPS[SOCACNT]等预分频和脉冲计数设置，确保SOC脉冲能按预期生成。
  3. ADC模块就绪：确保ADC模块已上电、校准，并且SOC触发源已正确映射到对应的ePWM SOC信号。ADC的采样窗口（Acquisition Window）时间需要足够长，以对信号进行充分采样。

问题4：多模块同步时，从模块的相位不稳定或出现偏移。

• 排查思路：
  1. 同步脉冲丢失：用示波器测量主模块的SYNCOUT引脚和从模块的SYNCIN引脚，确认同步脉冲是否正常传递。检查PCB布线，避免噪声干扰。
  2. 相位寄存器加载时机：确认从模块的TBCTL[PHSEN]已使能。同时，检查主从模块的计数器模式（Up/Down）是否一致。在非对称模式下，同步加载发生在CTR=PRD时；在对称模式下，可以配置在CTR=0或PRD时加载，必须主从一致。
  3. 软件干扰：避免在同步操作频繁发生的时段（如每个PWM周期）去写入从模块的TBPHS寄存器。如果需要动态调整相位，最好在同步事件发生的相反半周期进行写操作，并利用影子寄存器特性（如果支持）来保证平滑切换。

数字比较子模块是ePWM从“定时器”升级为“智能功率外设”的关键。它搭建了外部模拟世界与内部数字PWM核心之间的高速桥梁。理解其事件流、善用其滤波功能、巧用其同步能力，能够让你设计的电源或电机系统在可靠性、精度和动态性能上脱颖而出。所有的配置最终都服务于系统目标，在动手写代码前，花时间在纸上画出信号流和时序图，永远是最��效的调试方法。