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1、前言

创作背景

Reed-Solomon编解码

Reed-Solomon（RS）编解码是线性分组循环纠错码，由 Reed、Solomon 大佬在 1960 年提出，属于非二进制 BCH 码，简单来说就是RS编解码具有纠错恢复功能，举个栗子：日常中的二维码，即使二维码的图案被涂鸦或缺失了一部分，用手机扫描二维码依然可以得到对应的小程序或支付页面等等，这就是二维码中嵌入了RS编解码的缘故，即使二维码本身被破坏了一部分，手机二维码扫描器利用RS编解码算法依然可以把缺失的那部分信息纠错并恢复出来。
如果你以为RS编解码只是用在小小的二维码上，那就太天真了。RS编解码配合FPGA的GT高速收发器，在无线通信、激光通信、存储、航空航天等高端领域很有搞头。本设计基于FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

本设计采用Xilinx 系列FPGA的GT Transceivers Wizard IP核做高速收发器物理层，采用aurora 8b10b编解码方式做加解扰功能，嵌入Reed-Solomon Encoder+Reed-Solomon Decoder IP核实现数据纠错恢复功能，提供完整的仿真和板级调试的工程源码。

工程概述

本设计使用Xilinx 系列FPGA为平台，FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GT Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GT Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性；针对市场主流需求，本博客设计并提供7套工程源码，具体如下：

现对上述7套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTP Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTP Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx 7系列FPGA，形成GTP高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码2

开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTP Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTP Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx 7系列FPGA，形成GTP高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码3

开发板FPGA型号为Xilinx–Kintex7–xc7k325tffg676-2；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTX Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTX Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx 7系列FPGA，形成GTX高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码4

开发板FPGA型号为Xilinx–Zynq7100–xc7z100ffg900-2；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTX Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTX Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx Zynq7000系列FPGA，形成GTX高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码5

开发板FPGA型号为Xilinx–>Virtex7–690T–xc7vx690tffg1761-3；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx 7系列FPGA，形成GTH高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码6

开发板FPGA型号为Xilinx–Kintex UltraScale–xcku060-ffva1156-2-i；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx UltraScale系列FPGA，形成GTH高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

工程源码7

开发板FPGA型号为Xilinx–Kintex UltraScale±-xcku5p-ffvb676-1-i；
FPGA内部首先生成累加数作为测试数据，为了验证RS编解码的纠错恢复功能，生成的测试的累加数据中途会改变数值，达到非连续的效果，再RS解码后，应该能纠错恢复成连续的累加数才对，比如，生成的数据是0、1、2、5、4、5、6、7、8，经过RS编解码后，应该能把第4个数据的5纠正并恢复成为3，最终输出0、1、2、3、4、5、6、7、8，生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能，并输出原数据和校验数据，再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后，送入Xilinx官方的的GTY Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收视频，然后送入Xilinx官方的GTY Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；然后数据送入数据对齐模块，实现错位数据对齐；接收到的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能，实现纠错原数据并恢复正确数据，再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，数据从数据重组FIFO中读出后送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性。
此工程适用于Xilinx UltraScale+系列FPGA，形成GTY高速收发器+Reed-Solomon编解码的数据通信架构，为您提供一个架构性的demo，以便于您的二次开发二移植。

本博客详细描述了FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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我这里已有的 GT 高速接口解决方案

我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地址：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：

测试数据生成

测试数据采用累加数形式生成，以数据帧的形式产生，由帧头+数据+帧尾的经典三段式构成；如下：

帧头：

可参数化配置，4字节，但低8位必须为8’hbc，帧头用于定义一帧数据的开始。

数据：

单个数据4字节，数据内容可任意，我的设计中数据段为从零开始的累加数，数据段长度可参数化配置，数据段为传输的有效数据；为了验证RS编解码的纠错功能,累加数中间会出现非连续的情况。

帧尾：

可参数化配置，4字节，但低8位必须为8’hbc，帧头用于定义一帧数据的结束。

对齐K码：

数据帧中会嵌入一些无用的数据对齐K码，主要做GT高速收发器对齐使用，低8位必须是8’hbc。

用户数据发送模块顶层接口如下：

为了验证RS编解码的纠错功能,累加数中间会出现非连续的情况，如下：

RS编码数据拆分FIFO组

生成的测试数据是32bit的，而RS编码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能，然后数据再统一从测试数据拆分FIFO组中读出送后级处理。代码架构如下：

Reed-Solomon Encoder 编码器

使用Xilinx官方的Reed-Solomon Encoder IP核实现RS编码功能，输出原数据和校验数据。Reed-Solomon Encoder IP核配置如下：

Reed-Solomon Encoder IP核输入输出均为AXI4-Stream流接口，需要鸽鸽你把自己的数据转为AXI4-Stream流。由于我们的用户数据是32bit，所以需要调用4路Reed-Solomon Encoder IP核，代码部分架构如下：

RS编码数据重组FIFO

由于GT Transceivers Wizard IP核用户数据发送接口是32bit的，所以经过RS编码后的数据需要再调用一个FIFO实现测试数据重组功能，即由4路8bit的RS编码数据重组为1路32bit的数据，代码部分架构如下：

GT Transceivers Wizard 高速收发器

发送端，测试数据经过RS编码后，送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的视频通过板载的SFP光口的光纤输出；
接收端，接收数据经过RS解码后，然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串，将差分高速串行信号解为32bit并行数据；
以Xilinx 7系列FPGA的GTX为例，GT Transceivers Wizard配置如下：

代码部分架构如下：

接收数据对齐模块

由于GT资源的aurora 8b/10b数据收发天然有着数据错位的情况，所以需要对接受到的解码数据进行数据对齐处理，数据对齐模块代码位置如下：

我定义的 K 码控制字符格式为：XX_XX_XX_BC，所以用一个rx_ctrl 指示数据是否为 K 码 的 COM 符号；
rx_ctrl = 4’b0000 表示 4 字节的数据没有 COM 码；
rx_ctrl = 4’b0001 表示 4 字节的数据中[ 7: 0] 为 COM 码；
rx_ctrl = 4’b0010 表示 4 字节的数据中[15: 8] 为 COM 码；
rx_ctrl = 4’b0100 表示 4 字节的数据中[23:16] 为 COM 码；
rx_ctrl = 4’b1000 表示 4 字节的数据中[31:24] 为 COM 码；
基于此，当接收到有K码时就对数据进行对齐处理，也就是将数据打一拍，和新进来的数据进行错位组合，这是FPGA的基础操作，这里不再赘述；数据对齐模块顶层接口如下：

RS解码数据拆分FIFO组

由于接收到的GTTransceivers Wizard的数据是32bit的，而RS解码是8bit的，所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能，然后数据再统一从接收数据拆分FIFO组中读出，送入后级处理。代码架构如下：

Reed-Solomon Decoder 编码器

使用Xilinx官方的Reed-Solomon Decoder IP核实现RS解码功能，实现纠错原数据并恢复正确数据。Reed-Solomon Decoder IP核配置如下：

Reed-Solomon Decoder IP核输入输出均为AXI4-Stream流接口。由于我们的用户数据是32bit，所以需要调用4路Reed-Solomon Decoder IP核，代码部分架构如下：

RS解码数据重组FIFO

由于我们生成的测试数据是32bit的，所以经过RS解码后的数据需要再调用一个FIFO实现接收数据重组功能，即由4路8bit的RS解码数据重组为1路32bit的数据，代码部分架构如下：

数据比对逻辑

在接收端，我们会对接收数据的帧头、有效数据、帧尾进行比对，并输出比对错误标志，整个过程可由状态机来实现，并预留了观测ILA，模块接口如下：

工程源码架构

提供7套工程源码，以工程源码1为例，综合后的工程源码架构如下：

工程编译后资源消耗低、功耗低、时序收敛，符合工程项目应用要求，如下：

工程仿真

工程代码中已提供了仿真，可在vivado中直接仿真，操作如下：

仿真结果如下：
我们在测试数据中故意把连续的累加数08位置写成了错误的06，如下：

经过RS编解码后，可以看到，成功纠错并恢复了数据08，如下：

需要注意的是：由于加入了GT Transceivers Wizard 高速收发器，所以仿真时间较长。

4、vivado工程源码1详解–>Artix7–35T版本

开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTP Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、vivado工程源码2详解–>Artix7–100T版本

开发板FPGA型号：Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTP Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

6、vivado工程源码3详解–>Kintex7–325T版本

开发板FPGA型号：Kintex7–xc7k325tffg676-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTX Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

7、vivado工程源码4详解–>Zynq7100版本

开发板FPGA型号：Zynq7100–xc7z100ffg900-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTX Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

8、vivado工程源码5详解–>Virtex7–690T版本

开发板FPGA型号：Virtex7–690T–xc7vx690tffg1761-3；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTH Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

9、vivado工程源码6详解–>KU060版本

开发板FPGA型号：Kintex UltraScale–xcku060-ffva1156-2-i；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTH Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

10、vivado工程源码7详解–>KU5P版本

开发板FPGA型号：Kintex UltraScale+ xcku5p-ffvb676-1-i；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
高速收发器类型：Xilinx-GTY Transceivers Wizard IP核，线速率5Gbps；
高速收发器协议：Aurora8B10B编解码协议；
回环光口类型：SFP光口；
RS编码器：Xilinx-Reed-Solomon Encoder IP核；
RS解码器：Xilinx-Reed-Solomon Decoder IP核；
工程作用：让读者掌握FPGA实现GT高速收发器+Reed-Solomon编解码数据通信架构的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

11、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：



更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

12、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
我的开发板了连接如下：

GT高速收发器+Reed-Solomon编解码数据回环效果演示

GT高速收发器+Reed-Solomon编解码数据回环效果演示如下：

13、工程代码的获取

代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：文章末尾的V名片。
网盘资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：