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1. 项目概述与核心价值

在嵌入式硬件开发领域，尤其是基于德州仪器（TI）Sitara系列处理器的项目中，最让人头疼的往往不是代码逻辑，而是硬件接口的“最后一公里”问题。你精心设计的PCB板回来了，程序也烧录了，但I2C设备死活不应答，SPI数据错位，或者McASP音频输出全是杂音。很多时候，问题根源并非软件bug，而是硬件工程师和驱动工程师对处理器外设的电气与时序规范理解不够透彻，导致设计裕量不足或配置参数有误。AMIC120作为一款集成度极高的工业级ARM Cortex-A9微处理器，其丰富的外设接口（如I2C、McASP、SPI、PRU-ICSS）是连接传感器、音频编解码器、存储器和工业网络的关键。然而，官方数千页的技术参考手册和数据手册，常常让工程师们望而生畏，特别是其中关于时序参数的表格和波形图，看似冰冷的数据背后，实则决定了系统能否稳定运行。

本文旨在充当一座桥梁，将AMIC120数据手册中那些关键的、关乎成败的时序参数“翻译”成工程师能直接用于设计和调试的实战指南。我们不会泛泛而谈协议原理，而是直接切入I2C、McASP、SPI、QSPI和PRU-ICSS这几个最常用也最容易出问题的接口，结合其电气数据与时序要求，拆解每一个参数的实际意义，并分享如何根据这些参数计算总线最大速率、配置驱动强度、设计匹配电路以及编写稳健的驱动程序。无论你是正在绘制AMIC120核心板原理图的硬件工程师，还是正在为其编写BSP或驱动程序的软件工程师，这篇文章都将为你提供从理论参数到工程实践的直接路径，帮助你避开那些因时序问题而导致的隐性故障。

2. 核心时序参数深度解析：从数据手册到设计准则

拿到一份处理器的数据手册，翻到电气特性章节，面对满屏的tsu（建立时间）、th（保持时间）、tw（脉冲宽度）等参数，第一反应往往是困惑：这些数字对我意味着什么？本节我们将打破这种隔阂，建立一套解读时序参数的通用方法论，并以AMIC120为例进行实战演练。

2.1 时序参数基础：建立、保持与传播延迟

所有数字接口通信的本质，都是在时钟信号的指挥下，在正确的时间窗口内采样或驱动数据线上的电平。三个最核心的时序概念构成了这个时间窗口的边界：

1. 建立时间（Setup Time,tsu）：在时钟有效边沿（如上升沿或下降沿）到来之前，数据信号必须保持稳定的最短时间。这确保了时钟边沿到来时，数据已经是一个确定的、可靠的值。例如，I2C的tsu(SDAV-SCLH)要求数据（SDA）在时钟（SCL）上升沿之前至少稳定250ns（标准模式）。

2. 保持时间（Hold Time,th）：在时钟有效边沿到来之后，数据信号必须继续保持稳定的最短时间。这确保了时钟边沿之后，数据有足够的时间被内部电路锁存。例如，I2C的th(SCLL-SDAV)要求数据在时钟下降沿之后至少保持0ns（最小要求）。

3. 传播延迟（Propagation Delay）/输出延迟（td）：从控制器内部时钟事件到其引脚上信号实际发生变化所需的时间。这包括了信号在芯片内部逻辑和输出缓冲器中的延迟。例如，SPI主模式下的td(SPICLK-SIMO)表示从SPI时钟有效边沿到主出从入（SIMO）数据线发生变化的延迟时间，最大值为4.5ns（OPP100，低负载）。

设计准则：系统级的时序满足，必须同时考虑控制器（AMIC120）和外围设备两方面的要求。你需要确保：控制器的输出时序（td） + 板级走线延迟 + 外围设备的建立时间要求（tsu_req） <= 时钟周期的一半（或其他相关窗口）控制器的保持时间输出（th_out） >= 外围设备的保持时间要求（th_req）不满足这些条件，就会导致数据采样错误，通信失败。

2.2 AMIC120接口时序特点与OPP模式影响

AMIC120处理器支持动态电压频率缩放（OPP），常见的有OPP100（最高性能）和OPP50（平衡性能与功耗）等模式。一个关键细节是：时序参数会随OPP模式变化。例如，McASP接口在OPP100下，tsu(AFSRX-ACLKRX)（帧同步信号建立时间）最小为12.3ns，而在OPP50下则放宽到15.5ns。这意味着，如果你在OPP50模式下运行，却按照OPP100的极限值去设计外部器件，就可能因为建立时间不足而失败。

实操心得：在项目初期进行器件选型和时序预算时，必须基于你计划稳定运行的OPP模式下的最差情况（Worst-Case）参数进行计算。保守的做法是使用OPP50的参数进行设计，这样当系统需要提升性能切换到OPP100时，时序裕量会更大，系统更稳定。永远不要只盯着“典型值”或“最佳情况”做设计。

2.3 负载电容与信号完整性

时序表格中的“Timing Conditions”（时序条件）部分，特别是输出负载电容（C_load），是工程师最容易忽略但至关重要的部分。例如，SPI主模式下列出了LOW LOAD(5pF) 和HIGH LOAD(25pF) 两种条件，对应的最大输出延迟td(SPICLK-SIMO)从4.5ns增加到了6.5ns。

背后的原理：处理器的输出引脚可以等效为一个驱动器和一个小电阻，驱动一个负载电容（C_load）。这个电容包括PCB走线电容、接收器输入电容和任何外加的电容。根据RC充电公式，电容越大，信号上升/下降时间越长，达到有效逻辑电平所需的时间就越久，从而导致输出延迟td增加。如果负载电容超过数据手册规定的最大值，实际延迟将超出规格，可能破坏时序。

设计检查清单：

• 计算或估算总线（特别是SCLK、MOSI等高速信号）上的总负载电容。
• 确保其小于数据手册规定的C_load最大值。
• 对于长走线或多设备并联的情况，考虑使用串联电阻（如22Ω到100Ω）进行阻抗匹配，减少振铃，但需重新评估其对上升时间和电压水平的影响。

3. I2C接口时序详解与设计实战

I2C是一种简单、广泛使用的两线制串行总线，但其开漏结构和依赖上拉电阻的特性，使得时序设计尤为关键。AMIC120的I2C控制器支持标准模式（100 kHz）和快速模式（400 kHz）。

3.1 标准模式 vs. 快速模式：参数对比与选择

表5-69和表5-70清晰地列出了两种模式下的关键差异。最直观的是时钟周期tc(SCL)：标准模式最小10μs（对应100kHz），快速模式最小2.5μs（对应400kHz）。但选择模式不能只看频率需求，必须通盘考虑：

关键设计步骤：

1. 确定模式与速率：根据从设备支持的最高速率和总线长度选择。长总线（电容大）宜用标准模式。
2. 计算上拉电阻：这是I2C设计核心。公式考虑电源电压（Vdd）、低电平电压（Vol，通常0.4V）、最大上升时间（tr_max）和总线电容（Cb）。Rp(min) = (Vdd - Vol) / Iol，其中Iol是AMIC120的I2C引脚最大下拉电流（需查GPIO电气特性）。Rp(max) = tr_max / (0.8473 * Cb)，对于快速模式，tr_max=300ns，假设Cb=200pF，则Rp(max) ≈ 1.77kΩ。 通常选取一个介于Rp(min)和Rp(max)之间的值，如3.3kΩ或4.7kΩ。快速模式下，电阻值应更小（如1kΩ-2.2kΩ）以确保边沿速度。
3. 软件配置：在驱动中正确配置I2C时钟分频器，以产生符合目标模式的SCL周期。AMIC120的I2C模块时钟源通常来自系统时钟，需要通过ICCLK和ICCH寄存器设置高、低电平时间，确保满足tw(SCLH)和tw(SCLL)的脉冲宽度要求。

3.2 关键波形点解析与故障排查

结合图5-93和5-94，理解几个易错点：

• 起始（START）和重复起始（Repeated START）条件：tsu(SCLH-SDAL)和th(SDAL-SCLL)定义了SDA在SCL高电平时拉低，并保持一段时间后SCL才拉低的过程。软件必须保证在操作SDA和SCL引脚时有正确的延时。
• 数据有效性：tsu(SDAV-SCLH)和th(SCLL-SDAV)定义了数据稳定的窗口。在从设备模式下，AMIC120必须在这个窗口内采样SDA；在主设备模式下，它必须保证在这个窗口内驱动稳定的SDA。
• 总线拉高：tw(SDAH)定义了STOP和START之间SDA必须为高的时间。如果软件连续发起START而没有足够的空闲时间，可能违反此规定，导致从设备无法识别起始条件。

常见问题与排查：

• 问题：I2C通信间歇性失败，或只能在很低频率下工作。
• 排查：
  1. 用示波器测量SCL和SDA波形。检查上升时间是否过长（波形圆润）。如果tr接近或超过300ns（快速模式），说明上拉电阻过大或总线电容过大。
  2. 测量tsu(SDAV-SCLH)。在SCL上升沿前，SDA是否已稳定？如果不稳定，可能是主设备驱动太慢或从设备应答太慢。
  3. 检查是否有设备在过度拉伸时钟（SCL拉低）。这会导致实际时钟周期变长。示波器上看SCL低电平时间是否远长于正常值。

注意：AMIC120的I2C模块内部可编程数字滤波器，可用于抑制总线上的毛刺。但如果物理层时序问题（如上拉过弱）严重，仅靠滤波器无法根治。

4. McASP音频接口时序与配置精要

McASP是专为多通道音频设计的串行端口，支持I2S、TDM、DIT等多种协议。其时序复杂性高于I2C/SPI，因为它涉及多个时钟域（高频主时钟AHCLKX/R，位时钟ACLKX/R，帧同步AFSX/R）和数据线（AXR）。

4.1 时钟与帧同步时序关系

McASP的时序核心是理清AHCLKX/R、ACLKX/R和AFSX/R之间的关系。根据表5-73和5-74：

• tc(AHCLKRX)：高频主时钟周期，最小值20ns（对应50MHz）。这是内部采样率生成的基础。
• tc(ACLKRX)：位时钟周期，最小值20ns（对应50MHz）。它由AHCLK分频得到，直接决定了音频数据的位速率。
• tsu(AFSRX-ACLKRX)：帧同步信号在位时钟有效边沿之前的建立时间。例如，在内部时钟模式下（ACLKRX int），该值最小为12.3ns（OPP100）。这意味着，你配置的帧同步信号跳变沿，必须领先于数据采样的位时钟边沿至少这个时间。

配置实战：假设我们需要配置一个标准的I2S从模式接收，外部主设备提供位时钟（BCLK）和帧同步（LRCLK）。

1. 引脚配置：将AXR引脚设置为输入，ACLKR和AFSR引脚也设置为输入（CLKRM=0, PDIR.ACLKR=0）。
2. 时序验证：我们需要确保外部主设备产生的信号满足AMIC120从模式的时序要求。查看表5-73中“ACLKR external in”一行：
   • tsu(AFSRX-ACLKRX): 最小4ns。
   • th(ACLKRX-AFSRX): 最小1.6ns。
   • tsu(AXR-ACLKRX): 最小4ns。
   • th(ACLKRX-AXR): 最小1.6ns。
3. 计算与检查：使用示波器测量外部主设备发出的LRCLK（对应AFSR）和BCLK（对应ACLKR）的边沿关系，以及数据相对于BCLK的建立/保持时间。必须均大于上述最小值。通常，质量良好的音频编解码器都能满足，但在PCB布局时，应尽量让这些信号线等长，以减少skew（偏斜）。

4.2 发送时序与时钟极性配置

发送时序（表5-74）关注的是AMIC120作为主设备或发送器时，输出信号之间的延迟td。例如，td(ACLKX-AXR)表示从位时钟发送边沿到数据引脚输出有效的延迟，最大为7.25ns（内部时钟，OPP100）。

时钟极性（CLKXP/CLKRP）的陷阱：图5-95和图5-96的注释A和B是精髓。它说明了时钟极性如何影响发送和接收的采样边沿。

• (CLKXP=0, CLKRP=0)：发送器在上升沿移出数据，接收器在下降沿移入数据。这是许多音频编解码器的“标准”I2S模式。
• (CLKXP=1, CLKRP=1)：发送器在下降沿移出数据，接收器在上升沿移入数据。

配置错误是无声的杀手：如果你将AMIC120配置为(CLKXP=0, CLKRP=0)的主发送，而外部编解码器期望在上升沿采样数据，那么数据将会错位一个时钟周期，导致音频完全失真或静音。务必与连接设备的数据手册严格对照时钟极性配置。

实操心得：在调试McASP时，如果无声，第一检查项就是时钟配置（频率、极性、相位），第二是DMA或中断传输设置，第三才是用逻辑分析仪或示波器抓取ACLKX、AFSX和AXR的波形，对照数据手册的时序图，逐个验证建立时间、保持时间和延迟是否在规范内。AXR数据在AFSX边沿后的第一个ACLKX边沿是否是对应声道的最高位（MSB），这是判断数据对齐的关键。

5. SPI/QSPI接口时序分析与高速设计要点

SPI是高速全双工同步接口的典范，AMIC120的McSPI模块功能强大，支持主/从模式和多通道。QSPI则是专为连接Quad-SPI Flash设计的加速接口。

5.1 McSPI主从模式时序差异与PCB布局影响

对比表5-76（从模式输入）和表5-79（主模式输入），以及表5-77（从模式输出）和表5-80（主模式输出），可以发现一个显著特点：主模式下的时序要求（tsu,th）更宽松，而输出延迟（td）更小。这是因为主设备主动产生时钟，对输入数据的采样窗口控制更精确。

关键参数解读：

• tc(SPICLK)：主模式下最小可达20.8ns（约48MHz），从模式下最小为62.5ns（约16MHz）。这决定了SPI总线的最大理论速率。
• td(SPICLK-SOMI)/td(SPICLK-SIMO)：这是从设备输出延迟和主设备输出延迟。系统总延迟 = 主设备输出延迟 + PCB走线延迟 + 从设备输出延迟。这个总延迟必须小于半个时钟周期减去对方的建立时间要求，否则数据采样就会出错。
• td(CS-SPICLK)和td(SPICLK-CS)：这两个参数定义了片选信号（CS）相对于第一个和最后一个时钟边沿的位置。通过配置MCSPI_CH(i)CONF寄存器中的TCS字段，可以调整这个延迟，以适配不同从设备的需求。

PCB布局的致命影响：在高速SPI（如48MHz）下，PCB走线不再是理想的导线。信号传播延迟（约150ps/英寸）、阻抗不连续导致的反射都会严重影响时序。

• 等长布线：SCLK、MOSI、MISO、CS信号组应尽可能等长，以减少信号间的skew（偏斜）。过大的skew会侵蚀有效的数据建立/保持时间窗口。
• 端接：对于长距离或拓扑复杂的SPI总线，可能需要考虑串联端接电阻（靠近驱动端），以抑制振铃，保持信号干净。

5.2 QSPI Flash启动的时序考量

QSPI（表5-81）主要用于外接Quad SPI Flash，实现快速启动（XIP）。其最大支持频率为48MHz（tc(QSPI_CLK)=20.8ns）。除了常规的建立/保持时间（tsu(D-QSPI_CLK),th(QSPI_CLK-D)），QSPI有两个特殊参���：

• td(CS-QSPI_CLK)/td(QSPI_CLK-QSPI_CSn)：片选有效到第一个时钟沿，以及最后一个时钟沿到片选无效的延迟。这个延迟可通过DD0寄存器编程（M*P）。这个参数至关重要！许多QSPI Flash需要片选提前于时钟有效一段时间（t_CSH），或者在时钟结束后保持一段时间（t_CSH）。必须根据Flash数据手册的要求，配置AMIC120的DD0寄存器来满足它。

配置流程：

1. 查阅目标QSPI Flash数据手册，找到t_CSH（CS high time）、t_CSL（CS low time）以及t_CLQV（Clock low to output valid）等参数。
2. 根据AMIC120的QSPI时钟频率（P），计算所需的M值。例如，若要求CS在时钟前有效至少40ns，时钟周期P=20.8ns，则M*P+5 >= 40，得出M>=1.68，取整为2。
3. 在初始化QSPI控制器时，将计算出的M值写入DD0寄存器相应字段。
4. 用逻辑分析仪验证实际波形，确保CS和CLK的时序关系符合Flash要求。

警告：不正确的DD0设置是导致QSPI Flash无法识别或数据读取错误的最常见原因之一。务必仔细核对双方数据手册的时序图。

6. PRU-ICSS工业通信子系统时序精解

PRU-ICSS是AMIC120的灵魂之一，是可编程实时单元，常用于实现EtherCAT、PROFINET、EtherNet/IP等工业以太网协议，以及高速数字IO、编码器接口等。其时序要求直接决定了实时通信的可靠性和精度。

6.1 直接IO与并行捕获模式：用于高速数字量交换

PRU的GPIO（GPO/GPI）在直接模式下（表5-87， 5-88），其最小脉冲宽度tw(GPO)和tw(GPI)为2*P，其中P是PRU-ICSS的OCP时钟（L3_CLK）周期。如果PRU运行在200MHz（P=5ns），则最小脉冲宽度为10ns，即理论最高输出频率可达50MHz。但要注意内部skewtsk(GPO)最大5ns，这意味着多个GPIO引脚之间的输出变化可能存在最多5ns的偏差，在设计同步输出多个信号的逻辑时要考虑这个余量。

并行捕获模式（表5-89，图5-112/113）常用于高速采集一组并行数据（如传感器阵列）。关键参数是tsu(DATAIN-CLOCKIN)（建立时间，最小4ns）和th(CLOCKIN-DATAIN)（保持时间，最小0ns）。这意味着外部设备提供的并行数据，在捕获时钟（CLOCKIN）边沿到来前至少4ns必须稳定，并在边沿后保持至少0ns。

设计要点：当使用PRU捕获外部ADC或FPGA的并行数据时，必须确保外部器件的数据输出延迟满足PRU的建立/保持时间要求。通常需要调整外部器件的输出时钟相位或PRU的输入时钟相位（如果支持）来对齐这个窗口。

6.2 EtherCAT (ECAT) 从站控制器时序：工业实时性的基石

PRU-ICSS集成EtherCAT从站控制器，其时序要求（表5-96至5-99）极为严格，是保障 EtherCAT 网络微秒级同步精度的基础。它主要通过LATCH_IN或SYNCx信号来同步分布式时钟和输入数据。

• EDIO_LATCH_IN：外部同步脉冲输入。tsu(EDIO_DATA_IN-EDIO_LATCH_IN)要求数据在锁存沿前至少20ns有效。在EtherCAT网络中，这个信号通常由上游设备或分布式时钟主站提供，用于精确同步所有从站的输入数据采样时刻。
• EDC_SYNCx_OUT：同步脉冲输出。AMIC120可以作为分布式时钟（DC）主站或从站，通过此引脚输出同步脉冲给下游设备或本地的IO。
• EDIO_SOF：帧起始信号。其脉冲宽度tw(EDIO_SOF)与IEP时钟周期P相关（4P到5P）。这用于标识一个EtherCAT帧周期的开始。

调试经验：

1. 信号完整性至上：EtherCAT通信速率可达100Mbps，EDIO_DATA_IN[7:0]是8位并行数据线，必须作为一组严格的差分对或并行总线进行PCB布线，保证等长，减少skew。
2. 同步信号处理：LATCH_IN和SYNCx信号是实时性的生命线。需要用示波器测量其抖动（Jitter），确保其稳定。过大的抖动会导致同步误差累积。
3. 时序验证：在系统集成阶段，使用高带宽示波器同时抓取EDIO_LATCH_IN和EDIO_DATA_IN的一条数据线，验证建立时间和保持时间是否满足手册要求（≥20ns）。不满足则需要检查硬件连接或调整PRU-ICSS内部的相关延迟配置寄存器（如果提供）。

6.3 ENDAT与Sigma Delta接口：用于高端传感器

PRU-ICSS还支持ENDAT（海德汉）绝对式编码器协议和Sigma Delta调制器接口（常用于电流采样）。

• ENDAT模式（表5-93， 5-94）：这是一种双向、半双工的同步串行协议。关键参数是tw(ENDATx_CLK)（时钟脉冲宽度≥20ns）和td(ENDATx_OUT-ENDATx_CLK)（时钟下降沿到数据输出的延迟，-10ns到+10ns）。负的延迟最小值意味着数据输出可能略微超前于时钟边沿，这在协议中是允许的。设计时必须确保AMIC120产生的时钟和数据时序符合ENDAT编码器的要求。
• Sigma Delta模式（表5-92）：常用于连接隔离式Sigma Delta调制器（如ADS1202）。tsu(SDx_D-SDx_CLK)（建立时间≥10ns）和th(SDx_CLK-SDx_D)（保持时间≥5ns）定义了数据相对于时钟的窗口。由于Sigma Delta数据流速率很高（MHz级别），必须保证PCB走线短且干净，时钟和数据线最好等长并远离噪声源。

核心建议：使用PRU-ICSS实现这些专用接口时，TI通常会提供经过验证的固件（Firmware）或示例程序。首要任务是确保硬件时序（时钟频率、相位、数据建立/保持时间）符合数据手册规范。在此基础上，再加载和调试固件，可以事半功倍。

7. 系统级时序验证与调试实战指南

理解了单个接口的时序参数后，我们需要将其融入整个系统进行验证和调试。纸上谈兵终觉浅，硬件问题最终要靠仪器说话。

7.1 测量工具与方法论

1. 数字存储示波器（DSO）：必备工具。需要至少100MHz带宽，四通道以上，具备高级触发功能（如边沿、脉宽、建立/保持时间违规触发）。
2. 逻辑分析仪：对于多线并行总线（如McASP的多根AXR， PRU的GPIO组）或长时间协议分析（如I2C一帧数据），逻辑分析仪比示波器更高效。
3. 探头与接地：使用探头配套的接地弹簧针，而不是长长的鳄鱼夹地线，以减少接地环路引入的噪声。测量高速信号（如SPI CLK > 10MHz）时，务必注意探头带宽（通常标称带宽的3-5倍于信号频率）和输入电容（典型值10-15pF），过大的电容会负载信号，改变其边沿。

标准测量流程：

• 连接：将探头地线就近接在AMIC120芯片的GND引脚（或最近的去耦电容地端）。信号线连接目标测试点。
• 触发：设置示波器在通信活动时触发，例如在SPI的CS下降沿或I2C的START条件。
• 测量：放大波形，使用示波器的自动测量功能或光标手动测量关键参数：周期、频率、上升/下降时间、脉冲宽度、建立时间、保持时间。
• 对比：将测量值与AMIC120数据手册中对应工作模式（OPP100/50）、负载条件下的最差值（Min/Max）进行对比。

7.2 典型时序问题案例与排查思路

案例一：SPI通信在24MHz正常，升至48MHz时出现数据错误。

• 排查：
  1. 测量SCLK波形。在48MHz下，其上升/下降时间是否显著变长？高/低电平是否饱满？如果边沿变缓，可能是负载电容过大或驱动器驱动能力不足。
  2. 测量MOSI和MISO相对于SCLK的时序。使用示波器的建立/保持时间测量功能，看是否违反规格（例如，tsu(SOMI-SPICLK)可能小于3ns）。
  3. 解决方案：降低上拉电阻值（如果使用）、缩短走线、检查并减少并联的负载。如果问题在MISO（从设备输出），可能需要选择输出能力更强的从设备，或降低时钟频率。

案例二：McASP与音频编解码器连接，一个声道有噪声。

• 排查：
  1. 检查时钟极性（CLKXP/CLKRP）和相位配置是否与编解码器完全一致。
  2. 用示波器多通道同时捕获AFSX（LRCLK）、ACLKX（BCLK）和有问题声道的AXR数据。观察数据在LRCLK边沿变化后，是否在正确的BCLK边沿被采样？数据位是否对齐？
  3. 检查PCB布局，有问题的声道数据线是否靠近噪声源（如电源、电机驱动）？是否与其他高速信号平行走线过长导致串扰？
  4. 解决方案：校正软件配置。对于硬件问题，可尝试在数据线上串联一个小电阻（如33Ω）或增加一个对地的小电容（如10pF）来滤除高频噪声，但需评估对信号边沿的影响。

案例三：PRU-ICSS读取并行编码器数据不稳定。

• 排查：
  1. 测量CLOCKIN和数据线DATAIN[0]的时序。使用示波器验证tsu(DATAIN-CLOCKIN)是否大于4ns。
  2. 观察多根数据线之间的skew。如果DATAIN[7:0]之间的偏差过大，可能在某些时钟沿，部分数据位还未稳定。测量tsk(GPI)（虽然这是内部参数，但外部输入skew也应控制）。
  3. 解决方案：在PRU程序中，可以在CLOCKIN有效边沿后插入几个NOP指令再读取数据，相当于人为增加了保持时间。或者，如果编码器允许，调整其输出数据的时钟相位。

7.3 设计阶段的时序预算（Timing Budget）

避免后期调试痛苦的最佳方法是在设计前期就做好时序预算。以一个AMIC120作为SPI主设备，连接一个Flash从设备为例：

1. 定义约束：SPI时钟频率 = 25MHz (周期T=40ns)。从设备Flash要求数据建立时间tsu_flash>= 5ns，数据保持时间th_flash>= 5ns。
2. 获取参数：
   • AMIC120 (主)：td(SPICLK-SIMO)_max= 4.5ns (OPP100, 低负载)，th(SPICLK-SIMO)_min= 0ns? (手册未直接给出主模式th，通常认为输出保持时间很短，可视为0或一个很小值，需查更详细规格)。
   • PCB走线延迟：估算为t_pcb≈ 0.15 ns/cm * 走线长度(cm)。假设总长10cm，则t_pcb≈ 1.5ns。
   • 从设备Flash：td_flash_max(时钟到输出延迟) = 8ns。
3. 建立时间预算：
   • 总路径延迟 =td(SPICLK-SIMO)_max+t_pcb+td_flash_max= 4.5 + 1.5 + 8 = 14ns。
   • 可用于满足从设备建立时间的时间 = T/2 - 总路径延迟 = 20ns - 14ns = 6ns。
   • 结论：6ns >tsu_flash(5ns)，建立时间满足。
4. 保持时间预算：
   • 这是一个更复杂的问题，涉及主设备停止驱动后，总线由于上拉电阻变为高电平的时间。需要确保在时钟边沿后th_flash时间内，数据线上的值不会因主设备释放而过早改变。这通常需要检查主设备输出高阻态的延迟和上拉电阻的充电时间。
   • 简化检查：如果主设备在时钟边沿后能继续保持输出值一段时间（即使很短），且PCB延迟为正，通常保持时间容易满足。最坏情况是主设备立刻变为高阻，总线靠上拉变高。计算RC充电时间（R为上拉电阻，C为总线电容）到逻辑高电平所需时间，这个时间应大于th_flash。

通过这样的预算，可以在画板之前就预判风险。如果预算紧张，就需要降低时钟频率、缩短走线、选用更快的器件或调整驱动强度。