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分类:半导体刻蚀故障维修>通孔刻蚀未穿透处理

标签: #通孔刻蚀 #Under-etch #端点检测 #接触电阻 #深孔刻蚀

引言：底部残留10nm，接触电阻翻倍

通孔（Via）刻蚀未穿透，即Under-etch，是后端互连工艺中最常见的刻蚀缺陷之一。当深孔底部残留介质层>10nm时，接触电阻可升高>50%。该故障在光学检测中难以发现，通常要到WAT测试或CP测试阶段才暴露，此时整批晶圆已完成后续多道工序，返工成本极高。本文从端点检测原理出发，拆解通孔刻蚀未穿透的根因链路，给出从实时信号诊断到工艺窗口修正的完整排查路径。

一、故障现象复盘：来自产线的异常信号

可见现象

• 端点检测（EPD）信号拐点未出现或延迟出现，刻蚀时间到了而EPD未触发
• 批次接触孔链式结构（Contact Chain）测试中，链路电阻整体偏高20-50%
• FIB-SEM截面确认通孔底部存在介质残留，厚度10-50nm不等

不可见现象

• 接触电阻Rc升高：标准值<20Ω的接触孔，Under-etch时Rc可升至30-50Ω
• 链式结构中相邻位对共享接触失效，SRAM bit map呈现低-高（0-1）相邻位失败模式
• 通孔底部硅化物（TiSi₂/CoSi₂）因刻蚀未穿透无法正常形成，界面接触质量劣化
• CP良率下降3-8%，主要是功能失效和IDDQ超标

二、多维度归因：通孔刻蚀为何未穿透

三、追根溯源：5Why分析法实录

现象：某28nm产品连续5批次Contact Chain电阻偏高30-45%，FIB确认通孔底部SiO₂残留15-25nm。

1. 为什么通孔底部有SiO₂残留？刻蚀时间虽按recipe执行了主刻蚀+15%过刻蚀，但端点检测信号拐点提前触发，实际刻蚀时间比目标短了约8秒。

1. 为什么EPD信号拐点提前触发？调取EPD原始数据，发现OES光谱中SiF*（440nm）特征峰在主刻蚀阶段就出现了异常下降。检查发现，该批次晶圆SiO₂膜厚比标准偏薄约8%（薄膜厚度波动）。

1. 为什么膜厚偏薄导致EPD提前？EPD算法基于SiF信号强度拐点判定终点。膜偏薄时，主刻蚀阶段SiF信号提前衰减，算法误判为已刻穿。同时，EPD算法未设置"最小刻蚀时间保护"——即使检测到拐点，也应至少执行标称主刻蚀时间的90%。

1. 为什么膜厚波动8%就导致误判？该recipe的EPD信噪比本就偏低（SNR<3），因为低k介质刻蚀产生的SiF*信号较弱。正常SiO₂刻蚀SNR可达5-8，而低k材料孔隙率高、刻蚀产物少，信号强度下降约40%。

1. 为什么低k材料刻蚀未采用冗余EPD策略？工艺开发阶段未针对低k材料做EPD算法专项优化，沿用了SiO₂刻蚀的OES单波长EPD方案。根本原因：低k材料刻蚀应采用OES+激光干涉双模EPD，并强制设置最小刻蚀时间门限和过刻蚀比例下限（≥20%）。

四、标准化诊断SOP

工具准备：

• FIB-SEM（截面分析，确认底部残留厚度）
• OES光谱仪（实时监测刻蚀产物特征峰）
• 激光干涉仪（监测薄膜厚度变化）
• 四探针台+TLM结构（接触电阻提取）
• 膜厚测量仪（Ellipsometer，确认介质膜厚度分布）

安全注意事项：

• FIB操作时避免长时间离子束照射导致样品损伤
• 低k材料截面制备需低温条件，防止孔隙结构塌陷

步骤：

1. FIB-SEM截面抽检3片晶圆，每片5个位置，测量通孔底部残留厚度。判定：残留<5nm合格，5-10nm警告，>10nm超标
2. 提取WAT接触电阻数据，计算Rc偏移量。Rc偏移>20%判定为Under-etch相关
3. 回溯EPD信号原始数据，检查拐点位置与标称时间的偏差。偏差>±5%标记为EPD异常
4. 测量介质膜厚度WIW均匀性。判定：均匀性>±5%提示膜厚波动是EPD误判的贡献因素
5. 检查主刻蚀/过刻蚀时间比例。判定：过刻蚀比例<15%不足，应≥20%
6. 对比同型号腔体刻蚀速率。偏差>±5%提示腔体状态漂移

五、分步实施方案

Step 1：EPD策略修正

Step 2：刻蚀参数窗口修正

• 主刻蚀时间：基于最厚介质膜（+3σ）计算，而非标称值
• 过刻蚀选择比：SiO₂/SiN>6:1，确保过刻蚀不损伤ESL
• RF偏压功率：增加5-10W，提高底部刻蚀速率
• 腔体压力：微调-0.5mTorr，改善深孔底部离子传输

Step 3：膜厚输入前馈控制

• 在刻蚀前测量每片晶圆介质膜厚度，将数据前馈至刻蚀recipe
• 膜厚偏厚（>+2σ）时自动增加主刻蚀时间
• 膜厚偏薄（<-2σ）时缩短主刻蚀时间但保持过刻蚀比例不变

Step 4：腔体状态管理

• PM后执行seasoning（30-50片dummy wafer）
• 建立刻蚀速率衰减模型：PM后前100片速率偏高5-8%，200-2000片稳定，>2000片逐渐衰减
• PWP颗粒计数纳入每日监控

六、防患于未然：维护建议与点检表

短期预防：

• 每批抽检2片FIB-SEM截面，确认底部无残留
• EPD信号每日与基线比对，拐点时间偏移>±3%触发调查
• 介质膜厚度每日测量，WIW均匀性>±5%通知薄膜工序

长期预防：

• 低k材料刻蚀统一升级双模EPD（OES+激光干涉）
• 建立膜厚前馈系统，实现逐片刻蚀时间自适应
• 评估TSV深孔刻蚀的Bosch工艺参数优化，改善底部刻蚀均匀性

点检表：

七、忽视它的代价：多维影响评估

• 性能影响：Under-etch残留>10nm使接触电阻升高>50%，信号路径RC延迟增大，高频性能退化；SRAM相邻位对失效率>100ppm
• 寿命损耗：底部残留介质层在后续热循环中产生界面应力，加速接触孔电迁移，器件寿命缩短15-25%
• 经济损失：Under-etch在WAT/CP阶段才被发现，此时已完成金属填充、CMP等后续工序，返工需剥除全部后端层，成本约为前道工序的3-5倍；严重时整批报废，按300mm晶圆计单批损失$80k-$200k
• 安全风险：刻蚀腔体长时间运行可能导致聚合物堆积，增加颗粒脱落和腔体Micro-arcing风险

参考资料

1. "刻蚀工艺：终点检测技术." 芯率智能科技, 2026. [外链：芯率智能]
2. NPTEL Lecture 14: Dry Etching - Under etch and over etch. [外链：NPTEL Archive]
3. SEMI E89: Guide for Endpoint Detection in Plasma Etching. [外链：SEMI Standards]
4. [内链：刻蚀-过刻蚀损伤栅氧层]
5. [内链：刻蚀-微Loading效应导致不同图形密度CD偏移]
   
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