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系统时钟 SYSCLK 的生成路径

系统时钟 SYSCLK 是内核和总线的基准时钟，有 3 个可选来源，通过图中的 SW 开关切换：

1. 直接使用 HSI 8MHz（芯片启动默认选项，启动速度快，无需等待外部晶振稳定）
2. 直接使用 HSE 外部晶振
3. 使用 PLL 倍频后的 PLLCLK（最常用，实现最高 72MHz 主频）

PLL 锁相环的工作逻辑

PLL 的作用是将低频输入时钟倍频到高频，为系统提供高速时钟，分为三级配置：

1. 输入选择（PLLSRC）：两路输入可选
   • HSI 二分频：8MHz / 2 = 4MHz 输入 PLL
   • HSE 输入：可选择不分频，或通过 PLLXTPRE 二分频后输入
2. 倍频系数（PLLMUL）：支持 2~16 倍频
   • 图下方注释 1 明确