企业官网建设流程全解析

1. 项目概述与核心价值

在嵌入式系统开发中，尤其是基于ARM9这类经典架构的MCU，中断控制器和外部接口模块是两个最核心、也最让开发者感到“既爱又恨”的硬件外设。爱的是，它们直接决定了系统的实时响应能力和外部扩展能力；恨的是，数据手册里那些密密麻麻的寄存器位图和时序图，常常让人望而生畏。今天，我们就以飞思卡尔（现NXP）的MC9328MX1这颗经典的ARM920T芯片为例，彻底拆解它的高级中断控制器和外部接口模块。如果你正在从事工业控制、通信网关或者任何对实时性有要求的嵌入式产品开发，理解这两个模块的协同工作机制，绝不仅仅是“读懂手册”，而是打通你系统设计任督二脉的关键一步。无论是处理传感器突然上报的数据，还是确保外部存储器稳定可靠地读写，其底层逻辑都绕不开我们今天要讨论的内容。

简单来说，中断控制器就像是系统内部的“紧急事件调度中心”。当UART收到一个字节、定时器时间到、或者GPIO检测到按键按下时，这些外设都会向这个调度中心“喊话”。调度中心的核心任务，就是判断哪个事件最紧急，然后以最快的速度通知CPU：“别干手里的活了，先来处理这个！”而外部接口模块，则是系统对外的“交通枢纽和海关”。它负责产生正确的地址、数据和控制信号，与片外的SRAM、Flash、LCD屏或者其他并行接口设备打交道，确保数据能准确、高效地进出芯片。

MC9328MX1的AITC和EIM设计得非常典型，理解了它们，你就能触类旁通，应对大多数同类ARM9芯片的底层驱动开发。本文将不仅带你逐位解析关键寄存器，更会结合我十多年调试这类芯片的实际经验，分享那些数据手册上不会写的配置技巧、常见坑点以及性能优化思路。

2. 中断控制器深度解析：从硬件机制到软件框架

中断是现代处理器实现多任务和实时响应的基石。ARM920T内核本身提供了两种中断输入：快速中断请求和普通中断请求。而芯片厂商（如飞思卡尔）会在其外围集成一个更强大的中断控制器，来管理数十个甚至上百个中断源，MC9328MX1的AITC就是这样一个角色。

2.1 中断处理的核心流程与硬件协作

要理解寄存器配置，必须先看清中断从发生到处理的完整路径。这个过程可以概括为“触发-屏蔽-使能-仲裁-响应”五步。

1. 触发：某个外设（如UART）发生了预设事件（如接收缓冲区满），其硬件电路会拉高对应的中断请求信号线。这个信号直接连接到AITC的某个中断输入引脚。
2. 记录与屏蔽：AITC内部有两组关键的“状态寄存器”——中断源寄存器（INTSRCH/L）和中断挂起寄存器（NIPNDH/L, FIPNDH/L）。INTSRC反映的是物理信号线的真实状态，而NIPND/FIPND反映的是“经过使能和屏蔽过滤后，真正有资格申请CPU服务”的中断状态。一个中断要想进入挂起状态，必须同时满足三个条件：物理信号有效（INTSRC对应位为1）、该中断源被全局使能（INTENABLE对应位为1）、并且其优先级未被当前屏蔽寄存器（NIMASK）屏蔽。
3. 仲裁：当有多个中断同时挂起时，AITC的优先级仲裁器开始工作。其规则非常明确：快速中断永远优先于任何普通中断。在快速中断内部，或者普通中断内部，则按照“中断源编号越大，优先级越高”的固定硬件优先级进行第一轮排序。对于普通中断，AITC还提供了更灵活的软件可编程优先级（通过NIPRIORITY0/1寄存器），这构成了第二轮排序：先比较软件优先级等级（0-15，15最高），等级相同的再比较硬件源编号。
4. 向量生成：仲裁出最高优先级的中断后，AITC会将该中断的向量索引号写入到NIVECSR或FIVECSR寄存器的高16位。这个索引号，就是跳转到中断服务程序的“门牌号”。例如，UART1接收中断可能被映射为源编号20，那么当它被响应时，NIVECTOR字段的值就是20。
5. CPU响应：AITC根据中断类型，向ARM920T内核的nIRQ或nFIQ引脚发出请求。CPU在合适的时机（如执行完当前非屏蔽指令）响应，保存现场，并跳转到固定的异常向量地址（IRQ为0x00000018，FIQ为0x0000001C）。我们的软件需要在这个向量地址处放置一条跳转指令，或者利用ARM的向量表重映射机制，最终跳转到根据NIVECSR/FIVECSR读取的向量索引号所对应的服务程序入口。

关键经验：很多新手会混淆“中断使能”和“CPU中断开关”。AITC的INTENABLE寄存器是“外设到中断控制器的开关”，而ARM CPSR寄存器中的I位和F位是“中断控制器到CPU的开关”。即使外设中断使能了，如果CPSR的I位被置1（关普通中断），CPU依然收不到任何请求。初始化时，通常先配置AITC，最后才清除CPSR的I/F位。

2.2 关键寄存器精讲与实战配置

数据手册给出了十多个寄存器，我们挑最核心、最易出错的几个来深入讲解。

2.2.1 中断类型与使能寄存器

INTTYPEH和INTTYPEL寄存器决定了每个中断源是产生普通中断还是快速中断。FIQ处理速度更快，因为它有专用的寄存器组（R8-R14_fiq），无需保存大量上下文，但资源有限。通常将最紧急、最频繁、处理时间最短的中断（如高速数据流的DMA完成中断）设为FIQ。

INTENABLEH和INTENABLEL是总开关。上电后所有中断默认是禁止的。使能一个中断有两种方法：

• 方法A（标准操作）：直接对INTENABLE寄存器进行读-改-写。例如，要使能源编号25（假设对应UART1）的中断，需要先读取INTENABLEH（因为25>31，在低32位需查表确认实际位置），将对应的bit置1，再写回。

  // 假设源25在INTENABLEL的bit9上 uint32_t temp = *((volatile uint32_t*)0x00223000); // 读取INTENABLEL地址 temp |= (1 << 9); // 将第9位置1 *((volatile uint32_t*)0x00223000) = temp; // 写回

• 方法B（原子操作）：向INTENNUM寄存器写入要开启的中断源编号。AITC硬件会自动计算并置位对应的使能位。这是更安全、更推荐的做法，因为它避免了在多线程或主程序与中断程序共享访问时，读-改-写过程被中断打断而可能产生的错误。

  *((volatile uint32_t*)0x00223020) = 25; // 原子操作，使能中断源25

  禁用中断则向INTDISNUM写入源编号。

2.2.2 优先级与屏蔽寄存器

NIPRIORITY0和NIPRIORITY1是普通中断的软件优先级寄存器。每个中断源（共64个）用4个bit（NIPR0-NIPR15）来配置其优先级，从0（最低）到15（最高）。这里有个非常重要的细节：这个优先级设置不影响FIQ的排序。FIQ的优先级永远高于普通中断，且FIQ内部只按硬件源编号排序。

NIMASK寄存器是中断嵌套和优先级管理的核心。它不是一个简单的开关，而是一个“门槛”。只有软件优先级高于NIMASK当前值的普通中断，才能被传递到CPU。例如，当前正在处理一个优先级为5的中断，此时ISR将NIMASK设置为5，那么所有优先级小于等于5的中断都会被屏蔽，只有优先级6-15的中断可以抢占当前ISR，实现嵌套。

2.2.3 状态与向量寄存器

INTSRCH/L是只读寄存器，直接反映64个中断输入引脚的电平状态。在调试时，这是判断硬件中断是否真正发生的“第一现场”。

NIPNDH/L和FIPNDH/L是“有效中断申请”寄存器。当中断源使能且未被屏蔽时，其对应的挂起位才会置1。在中断服务程序开始时，除了读取向量寄存器，也常常需要查询挂起寄存器来确认中断源（特别是在多个中断共享一个向量，或者需要处理多个同时挂起的中断时）。

NIVECSR和FIVECSR是中断服务程序的“导航仪”。以NIVECSR为例，其高16位NIVECTOR直接给出了当前最高优先级挂起中断的源编号（0-63），我们可以用这个值作为索引，去查询一个事先定义好的函数指针数组（中断向量表），从而跳转到正确的ISR。其低16位NIPRILVL则给出了该中断的软件优先级，这个值可以直接写入NIMASK来实现中断嵌套屏蔽。

2.3 编写可重入的中断服务程序

手册10.5.6节给出了编写可重入（即可嵌套）普通中断服务程序的步骤，这是实现复杂实时系统的关键。我们来解读并补充一些实战细节：

1. 保存上下文：进入IRQ模式后，编译器或我们手动将LR_irq和SPSR_irq压入IRQ栈。这一步很多编译器在函数前加__irq关键字后会自动处理。
2. 保存旧屏蔽字：将当前的NIMASK值压栈保存。这是为了在退出中断时能恢复之前的屏蔽状态。
3. 读取当前优先级并设置新屏蔽：读取NIVECSR的NIPRILVL字段，并将其写入NIMASK。这意味着，在接下来的服务过程中，只有优先级高于当前中断的中断才能打断它，同级或低级的则被屏蔽。
4. 切换到系统模式并开启中断：使用MSR指令清除CPSR的I位（开启IRQ），并将处理器模式从IRQ切换到SYS/USR模式。这一步至关重要。在IRQ模式下，我们无法使用用户模式的栈，且某些操作受限。切换到系统模式后，我们就可以使用完整的指令集和用户栈，并且因为已经通过NIMASK屏蔽了低优先级中断，所以安全地打开了全局中断（I位），允许更高优先级的中断嵌套。
5. 执行实际的中断处理：此时才运行我们真正的业务逻辑代码（如读取UART数据、处理定时事件）。
6. 恢复现场：处理完毕后，先屏蔽全局中断（置位CPSR的I位），切换回IRQ模式。然后从栈中弹出旧的NIMASK值并写回寄存器。最后弹出SPSR_irq和LR_irq，执行SUBS PC, LR, #4返回。

避坑指南：在步骤4切换模式并开中断后，你的中断服务程序变成了一个“可被抢占的函数”。这意味着，你使用的所有全局变量，如果会在不同优先级的中断服务程序中被访问，就必须考虑重入问题，可能需要使用关中断（操作CPSR）或信号量进行保护。此外，栈的使用要格外小心，确保IRQ栈和SYS栈都有足够的空间，防止嵌套时栈溢出。

3. 外部接口模块设计精要：从总线周期到硬件连接

如果说中断控制器是系统的“神经中枢”，那么EIM就是系统的“四肢”，负责与外部世界进行物理交互。它的配置直接关系到系统能否正确启动、外部存储器访问速度以及系统稳定性。

3.1 EIM核心功能与信号解读

EIM模块提供了6个片选信号（CS0-CS5）和配套的控制逻辑，用于连接不同的外部设备。每个片选区域可以独立配置，这是其灵活性的体现。

• 地址/数据总线：A[24:0]提供最多128MB的寻址空间（但实际上受片选限制）。D[31:0]为32位数据总线。这里要注意字节序问题，EIM支持大端和小端模式，需要与处理器内核的字节序设置匹配。
• 控制信号：
  • R/W：高低电平区分读写周期。
  • OE：输出使能，低有效。仅在读周期有效，用于通知外部设备将数据放到总线上。
  • EB[3:0]：字节使能信号，低有效。分别对应数据总线的高字节到低字节。它们可以配置为仅在写周期有效，或读写周期都有效。对于16位设备，通常使用EB[2]和EB[3]（对应D[15:0]），或者EB[0]和EB[1]（对应D[31:16]）。一个重要的技巧是：如果外部存储器的写使能（WE#）时序要求与芯片不匹配，可以利用未使用的EB信号，通过配置其时序来模拟WE#信号。
  • DTACK：仅CS5支持的外部应答信号。当外设速度很慢时，可以通过拉低DTACK来插入等待周期，直到数据准备好。EIM内部有一个超时计数器（约1022个时钟），如果DTACK一直无效，将产生总线错误。
• 片选信号CS[5:0]：
  • CS0：复位后的启动设备选择，其数据端口宽度由BOOTMOD[3:0]引脚在上电时决定。这是配置启动Flash的关键。
  • CS1-CS5：可独立配置。当不使用时，可以配置为通用输出引脚，充分利用芯片资源。
• 突发模式信号（用于连接突发Flash）：
  • BCLK：突发时钟，用于同步突发传输。
  • LBA：加载突发地址，在突发序列开始时有效，通知外部设备锁存地址。
  • ECB：结束当前突发，由外部设备发出，告知EIM当前突发页结束。

3.2 关键配置寄存器与参数计算

EIM的配置主要集中在每个片选对应的控制寄存器上，主要设置以下几类参数：

3.2.1 总线宽度与字节对齐

通过CSCRx寄存器中的DSZ位设置数据端口大小：00-8位，01-16位，10-32位。这里有一个关键点：你需要同时告诉EIM，你的设备连接在数据总线的哪一段。例如，一个16位的SRAM连接在D[15:0]上，除了设置DSZ为16位，还需要确保相关的配置（如EB信号的使用）与之匹配。对于8位设备，可以通过D[31:24]、D[23:16]、D[15:8]或D[7:0]连接，需要相应配置。

3.2.2 等待状态插入

这是影响访问速度的关键。EIM通过CSCRx寄存器中的WSC字段来配置等待状态数。访问时间计算公式为：总访问周期数 = 1 (默认) + WSC值 + 可选的额外等待周期例如，如果你的系统时钟HCLK是96MHz，周期约10.4ns，而外部Flash的读访问时间tACC是70ns。那么，至少需要70ns / 10.4ns ≈ 7个时钟周期。考虑到地址建立、数据保持等时间，通常设置WSC=6或7。务必通过示波器测量CS#、OE#和Data的时序来最终确认，理论计算只是起点。

3.2.3 突发模式配置

对于支持同步突发读的Flash（如某些NOR Flash），可以开启突发模式以提升连续读性能。需要配置：

• BCM位：使能突发时钟。
• SYNC位：使能同步突发操作。
• BCD位：突发时钟分频。如果外部Flash最大频率低于HCLK，需要分频。
• PME位：页模式仿真。若置位，在突发传输期间地址线会保持不变（模拟页模式）；若清零，地址线会在每个BCLK周期递增。
• BCS位：突发片选。控制CS#在突发期间的行为。

突发访问的流程是：EIM发出起始地址并置位LBA，外部设备锁存地址。随后EIM发出BCLK，外部设备在每个BCLK的上升沿（或下降沿，取决于配置）送出下一个数据。当外部设备驱动ECB有效，或CPU访问非连续地址时，突发序列终止。

3.3 典型连接电路与PCB布局要点

手册中的图11-1和11-2给出了经典的连接示例。在实际画板时，除了原理图正确，PCB布局布线更为关键：

1. 数据/地址总线：作为并行总线，必须等长处理以保持信号完整性。特别是当系统频率较高（如>50MHz）时，需要做阻抗控制和长度匹配。通常将D[31:0]作为一组，A[24:0]作为另一组，在组内进行等长约束，误差控制在几十mil以内。
2. 控制信号：CS#、OE#、WE#（或EB#）等控制信号，其走线长度应短于数据/地址总线到对应设备的走线。这样可以确保控制信号先有效，建立稳定的地址和数据通道，再发出读写命令。这是一个常见的时序保证技巧。
3. 去耦电容：在每个外部存储器的电源引脚附近，必须放置足够且容值搭配合理的去耦电容（如0.1uF和10uF并联）。这是保证高速开关时电源稳定的生命线。
4. 上拉/下拉电阻：对于DTACK、ECB等输入信号，如果外部设备可能悬空，建议根据设备手册增加上拉或下拉电阻，避免因引脚浮空引入噪声导致误触发。
5. 信号完整性：如果走线较长或频率高，需要考虑串联端接电阻（通常在驱动端串联22-33欧姆）来减少反射。

4. 系统集成与实战调试：让芯片跑起来

理解了单个模块后，如何将它们集成到一个可工作的系统中？这里分享一个从零开始搭建最小系统的实战流程和调试经验。

4.1 启动流程与CS0的初始配置

MC9328MX1上电或复位后，会从CS0所选的存储器中读取前32字节的指令执行。CS0的初始总线宽度（8/16/32位）由BOOTMOD[3:0]硬件引脚在上电时的电平决定。这是整个系统能启动的第一步，配置错误会导致芯片无法执行任何代码。

实战步骤：

1. 根据你的启动Flash型号（如16位NOR Flash），正确设置BOOTMOD引脚的电平（查阅手册的Boot Mode章节）。
2. 在汇编启动文件的最开头，必须放置ARM的异常向量表（8条指令，32字节）。第一条通常是跳转到复位处理函数的指令LDR PC, =Reset_Handler。
3. 在Reset_Handler中，第一步就是配置EIM，特别是CS0的控制寄存器CSCR0。即使后续运行中会重新配置，在初始化栈和内存控制器之前，也必须先配置一个能正确访问启动Flash的时序。通常先设置一个保守的、等待状态较多的值，保证CPU能稳定读取指令。
4. 之后才能初始化时钟、SDRAM控制器，并将代码复制到更快的SDRAM中运行。

4.2 中断与EIM的协同初始化代码示例

下面是一个简化的初始化代码片段，展示了如何配置一个连接在CS2上的16位外设（如SRAM）并启用其相关中断。

// 1. 配置EIM - CS2 用于连接一个16位异步SRAM // 假设基地址为0x08000000，使用D[15:0]，读写均插入2个等待状态 volatile uint32_t *CSCR2 = (volatile uint32_t*)0x00221010; // CS2控制寄存器地址 *CSCR2 = (0x08000000 & 0xFF000000) | // 设置基地址（高8位） (0x01 << 16) | // 端口大小：01=16位 (0x02 << 8) | // 等待状态 WSC=2 (1 << 7); // 使能CS2 (CSEN) // 2. 配置AITC - 假设该外设的中断连接在源编号30（普通中断） // 2.1 设置中断类型为普通中断 volatile uint32_t *INTTYPEL = (volatile uint32_t*)0x00223010; // 源30在INTTYPEL寄存器中（30<32），计算bit位置。假设30对应bit 14（需查手册映射表） // 通常手册有表格说明哪个中断源对应哪个bit。这里仅为示例。 // *INTTYPEL &= ~(1 << 14); // 确保该位为0，表示普通中断（默认即为0） // 2.2 设置软件优先级 (假设设为8，较高优先级) volatile uint32_t *NIPRIORITY0 = (volatile uint32_t*)0x0022303C; // 源30的优先级字段在NIPRIORITY1中（NIPR14对应源28-31）。每个源占4bit。 // 我们需要操作源30对应的4个bit（假设是NIPR14字段的高部分）。 // 更安全的做法是：读-改-写，将对应字段设置为8 (0b1000) uint32_t prio_reg = *NIPRIORITY0; prio_reg &= ~(0xF << 24); // 清零NIPR14字段（bits 27:24） prio_reg |= (0x8 << 24); // 设置优先级为8 *NIPRIORITY0 = prio_reg; // 2.3 原子操作使能该中断源 volatile uint32_t *INTENNUM = (volatile uint32_t*)0x00223020; *INTENNUM = 30; // 2.4 在CPSR中开启普通中断 (使用汇编) __asm volatile ("MSR CPSR_c, #0x5F"); // 切换到系统模式，并清除I位（开IRQ） // 3. 编写中断服务程序 // 在向量表中，IRQ向量指向一个通用的IRQ分发函数 // 该函数读取NIVECSR，根据NIVECTOR索引跳转到具体的ISR void __irq IRQ_Handler(void) { uint32_t vector = (*(volatile uint32_t*)0x00223040 >> 16) & 0x3F; // 读取NIVECTOR if (vector == 30) { EXTI_ISR_Handler(); // 用户定义的中断处理函数 } // ... 处理其他中断源 } // 用户ISR示例 void EXTI_ISR_Handler(void) { // 1. 保存现场（编译器可能自动处理部分） // 2. 清除外设中断标志（非常重要！否则会连续触发） // 3. 处理业务逻辑（例如，从SRAM特定地址读取数据） // 4. 恢复现场并返回 }

4.3 调试技巧与常见问题排查

问题1：系统无法启动，或启动后很快跑飞。

• 排查：首先检查BOOTMOD引脚配置与启动Flash的位宽是否一致。用示波器测量CS0、OE、A0、D0等信号在上电后是否有波形。如果没有，可能是电源、时钟或复位电路问题。如果有波形但杂乱，重点检查EIM的等待状态配置是否过小，导致读出的指令码错误。
• 工具：J-Link或ULINK等调试器，配合IDE的单步调试，查看PC指针是否指向了非预期的地址。

问题2：读写外部存储器数据错误。

• 排查：
  1. 软件配置：确认CSCRx中的DSZ、WSC设置是否正确。用for循环向固定地址写入一个已知模式（如0xAA55AA55），然后读回比较。
  2. 硬件连接：使用逻辑分析仪或示波器捕获一个完整的读写周期。检查地址建立时间、数据保持时间是否满足存储器芯片的时序要求。重点看CS#有效到OE#/WE#有效的时间，以及OE#/WE#无效到CS#无效的时间。
  3. 信号质量：检查数据总线是否有过冲、振铃现象。这可能需要在数据线上串联小电阻（22-33欧姆）进行端接。

问题3：中断无法触发，或触发一次后不再触发。

• 排查：
  1. 中断使能链：确认“外设中断使能 -> AITC中断使能（INTENABLE） -> CPSR的I/F位”这条链全部打开。很多情况下是忘了清除CPSR的I位。
  2. 中断标志清除：在中断服务程序中，必须清除触发该中断的外设标志位。如果不清除，中断状态会一直保持，导致退出中断后立即再次进入，表现为程序卡死在ISR中。有些外设需要读状态寄存器，有些需要写特定值来清除。
  3. 优先级与屏蔽：检查是否在某个高优先级中断中设置了NIMASK，屏蔽了当前中断。或者当前中断的软件优先级设置得过低。
  4. 向量表配置：确保异常向量表正确放置在了启动地址（通常是0x00000000或0xFFFF0000，取决于内存重映射配置），并且IRQ向量处的指令是一条正确的跳转指令。

问题4：使用DTACK时访问超时。

• 排查：DTACK信号是输入信号，需要外部设备驱动。首先确认DTACK引脚是否已正确配置为输入功能（通过GPIO相关寄存器）。然后用示波器测量，在CS5有效期间，外部设备是否在超时周期（1022个HCLK）内拉低了DTACK。如果没有，检查外部设备的就绪/忙状态信号连接是否正确。

5. 性能优化与高级应用思考

当系统基本功能稳定后，我们可以从提升实时性和总线效率两个维度进行优化。

5.1 中断响应时间优化

中断延迟是衡量实时性的关键指标。它主要包括：最长指令执行时间 + 中断响应周期数 + ISR上下文保存时间 + 查表跳转时间。

• 减少最长指令时间：避免在关键任务中使用LDM/STM操作大量寄存器，这类指令周期长且不可打断。
• 优化ISR入口：使用__irq关键字让编译器自动生成最优的上下文保存代码。对于最紧急的FIQ，可以考虑用纯汇编编写ISR，进一步减少压栈和跳转开销。
• 使用向量中断：MC9328MX1的AITC提供了硬件向量号（NIVECTOR），应���用此特性实现直接向量中断，而不是在共享的IRQ入口函数中软件遍历查询所有中断源。可以构建一个函数指针数组，用向量号作为索引直接调用ISR，大幅减少查询时间。
• 合理分配优先级：将最紧急、最频繁的中断设为FIQ。对于普通中断，根据紧急程度仔细分配软件优先级。对于毫无实时性要求的慢速外设中断，可以设为低优先级，甚至采用轮询方式。

5.2 EIM总线访问效率优化

• 合理规划地址空间：将访问最频繁的代码（如中断向量表、关键函数）和数据（如全局变量、堆栈）放在片内SRAM或零等待的SDRAM中。将低速设备（如Flash、慢速外设）放在EIM总线上，并为其设置足够的等待状态。
• 使用突发模式：对于支持突发读的Flash，务必使能突发模式。这可以将连续地址的读操作从多个单周期访问，转换成一个首周期稍长、后续周期很短的突发序列，有效提升代码读取效率，尤其有利于程序运行。
• 字节使能信号的妙用：对于只有8位或16位数据总线，但需要实现32位访问的外设，可以通过巧妙配置EB信号和软件拆分访问来实现。但更好的做法是，如果硬件设计允许，尽量将32位数据设备连接到完整的32位总线上。
• 关闭未使用的片选：将未使用的CS信号的CSEN位清零，并将其引脚配置为GPIO输出，可以降低功耗和噪声。

5.3 构建健壮的多中断嵌套系统

对于复杂的控制系统，多个中断嵌套是常态。除了遵循手册提供的可重入ISR框架，还需注意：

• 栈空间分配：确保IRQ模式栈足够深，以应对最坏情况下的中断嵌套层数。每一层嵌套都会消耗栈空间来保存LR和SPSR。
• 资源保护：在SYS模式下执行的中断服务程序部分，如果访问了与非ISR共享的全局变量（特别是数据结构），需要使用关中断（操作CPSR）或更高级的同步机制（如信号量，但需谨慎在ISR中使用）进行保护。
• 中断负载监控：在调试阶段，可以在不同优先级的中断入口和出口点设置GPIO翻转，用示波器观察中断发生的频率和持续时间，确保系统不会长期处于高中断负载状态，导致低优先级任务无法执行。

通过深入理解ARM920T的中断控制器和外部接口模块，你获得的不仅仅是对MC9328MX1这颗芯片的掌控力，更是一套适用于大多数嵌入式系统的底层硬件调试与性能优化方法论。从精准的时序计算到严谨的寄存器配置，从清晰的信号测量到系统的资源规划，这些经验是构建稳定、高效嵌入式产品的坚实根基。记住，数据手册是地图，而示波器和调试器才是你穿越复杂调试丛林时最可靠的工具。