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1. 项目概述与核心挑战

最近在做一个带以太网接口的工控板项目，主控是STM32，PHY芯片选用了经典的DM9000A。画板子的时候，我特意把几年前收藏的一份老文档翻了出来，就是陈工整理的这份《PHY芯片布局布线指南》。文档虽然年头不短，但里面提到的要点，放到今天的高速数字电路设计里，依然是金科玉律。不过，光看清单式的注意事项，很多新手朋友可能会知其然不知其所以然，照着做了也可能踩坑。所以，我想结合自己这次的实际设计经历，把这份指南掰开揉碎了讲一讲，重点聊聊“为什么要这么做”，以及我在实操中总结的一些细节和避坑经验。

以太网PHY芯片，比如DM9000、DM9161系列，是连接我们数字世界和模拟网络信号的桥梁。它一边通过MII/RMII等数字接口和MCU或FPGA通信，另一边则驱动着通过网络变压器（也叫网络隔离变压器）连接到RJ45接口的差分模拟信号线。这个设计核心就两个字：隔离和完整。隔离是为了保护我们的核心数字电路免受外部浪涌、静电等干扰；完整则是要保证高速差分信号（TXO+/-, RXI+/-）从芯片引脚到变压器，再到网线接口，一路上的阻抗连续、噪声最小。这次的设计，目标是在复杂的四层工控板上，实现一个稳定可靠的10/100M以太网端口，要能过得了EMC测试，还要能在各种工业环境下长时间稳定运行。

2. 核心设计思路与板层规划解析

2.1 为什么强烈推荐四层板？

指南开篇就强调“推荐使用4层PCB板”，顺序是：主要信号层、地层、电源层、信号层。这绝不是随便说说的，对于包含高速模拟信号（百兆以太网的差分信号线速率不低）和数字电路的混合设计，四层板是最具性价比的“起步配置”。

1. 提供完整的参考平面：这是最关键的一点。第二层（地层）为顶层的主要信号布线提供了一个完整、低阻抗的返回路径。当高速信号在顶层走线时，其返回电流会紧贴着在底层的参考地平面下方流动，形成最小的信号回路面积。回路面积小，对外辐射的电磁干扰（EMI）就小，同时抗外界干扰的能力也强。如果只用两层板，地平面支离破碎，返回路径迂回曲折，EMI问题会非常棘手。

2. 实现有效的电源分配网络（PDN）：第三层作为专门的电源层，可以非常方便地为PHY芯片的多种电源（如模拟电源AVCC、数字电源DVCC、变压器中心抽头电源AVDD）进行分割和布线。一个完整的电源平面，其等效电感远小于用细线拉出来的电源走线，能为芯片提供瞬间的大电流需求，减小电源噪声。

3. 布线灵活性与隔离：顶层和底层都可以布线。我们可以把最敏感的网络差分线、时钟线放在顶层，并保证其下方是完整的地平面。把一些低速的、数字的控制信号（如MDC/MDIO）或者其它无关信号布在底层。通过地层和电源层的隔离，可以有效减少数字信号对顶层模拟信号的串扰。

实操心得：在成本压力下，可能有人想用两层板“硬刚”。我的经验是，对于工控或要求可靠性的产品，这省下的钱可能还不够后续调试和EMC整改的零头。四层板的成本现在并不高，它带来的稳定性提升是巨大的。在规划时，确保你的地层（第二层）尽可能完整，避免在上面走任何信号线，把它当成一个“圣域”。

2.2 地平面与电源平面的哲学：分割与连接

指南中的图2和图3，以及注意事项第15条，引出了混合信号设计中最经典的问题：地平面和电源平面如何分割？模拟地（AGND）、数字地（DGND）、大地（Chassis GND）怎么处理？

1. 地的分割：

• 为什么分割？PHY芯片内部有模拟电路（负责差分线驱动接收）和数字电路（负责协议处理、寄存器控制）。数字电路开关噪声大，地线上会有高频噪声。如果模拟地和数字地在芯片内部或外部直接大面积混合，数字噪声会轻易耦合到敏感的模拟电路地，抬高模拟地电位，严重劣化接收灵敏度，甚至导致误码。
• 如何分割？如图2所示，在PCB内部，我们需要将地平面进行分割，形成独立的“模拟地岛”和“数字地岛”。PHY芯片的模拟地引脚（如DM9000的PIN 5，6，46）应该直接连接到这个“模拟地岛”上，而数字地引脚则连接到“数字地岛”。两个“岛”在物理上是被分割开的。

2. 地的连接（单点接地）：

• 为什么单点连接？分割了，但最终电流要形成一个回路，所以它们必须在某一点连接起来。这个点通常选择在PHY芯片下方或非常靠近芯片的位置。最理想的方式是使用芯片底部的裸露焊盘（Exposed Pad），如果它指定为接地的话。通过一个0欧姆电阻或磁珠（更常用）进行单点连接。这样，数字返回电流不会流经模拟地区域，避免了噪声耦合。
• 磁珠的选择：指南第11条提到了用75Ω/100MHz的磁珠连接AVCC和DVCC，对于地，有时也会用磁珠连接AGND和DGND。磁珠在低频时阻抗很低，让直流和低频地电位相等；在高频时（几十MHz以上）呈现高阻抗，阻断了高频噪声的传播路径。这个磁珠的选型很关键，要关注其在目标噪声频率（通常是数字电路的工作频率及其谐波）下的阻抗。

3. 大地的处理：

• 大地（Chassis GND）是什么？通常指设备金属外壳或接大地端子。它是安全地，也是抵御外部强干扰（如雷击感应、静电）的最后屏障。
• 如何连接？如图1和图2所示，RJ45的金属外壳通过一个电阻网络（通常是一个并联的RC电路，如100Ω电阻串联0.1uF/2KV高压电容后接地）连接到大地。注意：PCB内部的模拟地/数字地平面不能直接与这个金属外壳或大地直连！它们之间通过高压电容（Y电容）进行高频耦合，提供高频干扰的泄放路径，同时又阻隔了工频或直流电位差，防止形成地环路。PCB的工作地（AGND/DGND）与机壳大地之间的连接点，通常选择在电源输入接口附近，也是单点连接。

4. 电源平面的分割：

• 类似地，电源平面也需要分割。如图3所示，模拟电源（AVCC）和数字电源（DVCC）在平面上是分割开的，它们通过一个磁珠（指南第11条）在单点连接。磁珠两边各接一个10uF的旁路电容到各自的地（AVCC电容接到AGND，DVCC电容接到DGND），形成高频噪声的局部滤波回路。

避坑指南：很多新手容易犯的错误是把AGND和DGND用一条粗线直接连起来，或者在板子各处随意打过孔连通，这完全破坏了分割的意义。务必确保是单点连接。另外，分割的间隙（Split Gap）宽度有讲究，指南第16条提到应在100mil（约2.54mm）以上，这是为了防止两个平面因爬电距离过近而产生高压击穿或高频耦合。我一般会留到3mm甚至更宽，尤其是在高压隔离区域（如网络变压器到RJ45之间）。

3. 关键信号布线规则与细节实现

3.1 差分线对：从芯片到变压器的“高速公路”

注意事项第3、4、5条是高速差分信号布线的核心。

1. 终端电阻布局：“50Ω电阻尽量靠近PHY芯片的RXI+/-和TXO+/-引脚。” 这里的50Ω电阻是差分线对的终端匹配电阻，其值由PHY芯片驱动器的输出阻抗和传输线特性阻抗决定（通常为100Ω差分阻抗，即每线对地50Ω）。把它放在靠近芯片引脚的位置，是为了在信号离开芯片后立即进行正确的阻抗匹配，避免信号在芯片引脚处反射。如果放得远，连接电阻的这段走线就成了阻抗不连续的一段“短线”，会引起反射。

2. 差分线布线“金科玉律”：

• 平行等长：差分线的两根线（如TXO+和TXO-）必须始终保持平行、紧密耦合。这样，外界干扰会同时、同等地耦合到两根线上，在接收端表现为共模噪声，差分接收器会将其抑制掉。等长是为了保证信号同时到达，否则会引入相位差，降低信号质量，增加抖动。我通常控制长度差在5mil（0.127mm）以内。
• 短距少孔：走线要尽可能短，减少传输损耗和辐射。绝对避免使用过孔！过孔会引入阻抗突变（通常过孔阻抗低于50Ω）和额外的寄生电感电容，严重破坏信号完整性。如果实在无法避免（比如要换层），必须成对使用过孔，并且要使用背钻（Back Drill）技术去除过孔未使用的残桩（Stub），这对工艺要求较高。在普通四层板设计中，我的原则是：想尽一切办法让差分线在同一层（通常是顶层）走完从芯片到变压器的全程。
• 保护地线：“若空间足够，考虑在RXI+/-和TXO+/-线对间布保护地线，保护地线必须每隔一段距离要有接地孔。” 这条是高级技巧。在两组敏感的差分线对之间布设一条接地的铜皮或走线，并用过孔密集接地（每隔波长/10的距离，对于100MHz约300mm/10=30mm，实际可以每100-200mil打一个孔），可以起到屏蔽作用，减少两组差分线之间的串扰。这条保护地线必须与主地平面良好连接，否则会变成一根天线。

3.2 网络变压器区域的“静默区”

注意事项第2、6、7、8条共同描绘了一个关键区域：网络变压器到RJ45接口的区域。我把这个区域称为“静默区”或“隔离区”。

1. 布局顺序：“网络变压器尽量靠近RJ45端子”。信号流向是：PHY芯片 -> 变压器 -> RJ45。所以变压器应在PHY和RJ45之间，并且更靠近RJ45。这样，从变压器到RJ45这段暴露在外的走线最短，受干扰和向外辐射的可能性最小。

2. 平面挖空：这是指南图2明确展示且第7条强调的致命要点：“网络变压器至RJ45/DB9端子区域不能有任何电源或地平面”。为什么？因为变压器的主要作用就是电气隔离。它的初次级之间依靠磁场耦合，没有电气连接。如果PCB内部的电源或地平面铺铜延伸到变压器下方，会通过寄生电容在隔离屏障两侧形成耦合通路，严重降低隔离耐压效果和共模抑制比（CMRR）。EMC测试中的浪涌、EFT脉冲可能就通过这些隐蔽的路径窜入板内。因此，必须在PCB设计时，在所有层（包括电源层和地层）将变压器下方以及变压器到RJ45之间的区域进行“挖空”（Keepout），形成一个干净的隔离带。

3. 信号线禁入：第6条要求在此区域避免其他信号线。除了防止干扰网络信号，更是为了防止其他信号线破坏这个“静默区”的完整性，或引入不必要的耦合。

4. 远离大地：第8条“信号线远离大地”，此处的“大地”主要指机壳地。在“静默区”内，网络差分线应远离板边和与机壳地连接的任何金属件，保持足够的爬电距离和电气间隙，同样是为了保证隔离强度。

3.3 电源去耦与旁路电容的布置艺术

第10、11、12、13条都是关于电源完整性的，细节决定成败。

1. Band Gap电阻：这是一个为芯片内部模拟电路提供精密参考电压的电阻。任何在其附近走高速信号线，引入的噪声都会直接污染这个参考电压，导致芯片性能整体下降。所以必须让它“静处一隅”，周围用接地铜皮保护起来。

2. 磁珠与旁路电容：第11条是处理模拟/数字电源分离的经典方案。磁珠隔离高频噪声，两侧的10uF电容则提供低频能量缓冲。这里要注意，这两个10uF电容的接地端，必须分别接到磁珠对应侧的“干净”地平面（AVCC侧电容接AGND，DVCC侧电容接DGND）。电容要靠近磁珠引脚摆放。

3. 芯片退耦电容：第12条是每个电源引脚都必须遵守的“铁律”。两个电容并联：一个0.1uF（100nF）陶瓷电容对付几十MHz到几百MHz的高频噪声；一个0.01uF（10nF）陶瓷电容对付更高频的噪声。关键中的关键：“尽量靠近电源焊盘”。这个“近”是指电容的接地回路最短。理想情况是，电源引脚->电容->地引脚，形成一个最小的环路。电容应该放在芯片同一面，紧挨着引脚，用过孔直接连接到芯片正下方的电源/地平面。如果放在背面，过孔会引入电感，效果大打折扣。

4. 变压器中心抽头电容：第13条，网络变压器中心抽头需要接一个电源（AVDD）来偏置。在这里放一个0.01uF的电容到模拟地（AGND），是为了给变压器的共模电流提供一个高频回流路径，能有效抑制共模辐射。这个电容也必须紧挨着抽头焊盘。

实操现场记录：我在摆放DM9000A的退耦电容时，使用了“一个引脚对应一个电容”的原则。对于BGA或密集QFN封装，可能没有空间给每个电源引脚都配两个电容。这时需要优先保证最核心的电源（如模拟电源、PLL电源），并利用电源平面和地平面形成的平板电容作为补充。我会在PCB设计软件中打开飞线显示，确保每个电源引脚的飞线都能直接“碰到”它的退耦电容，而不是先绕一段路再去接电容，这能直观检查回路是否最短。

4. 典型问题排查与设计验证要点

即使严格遵循了上述规则，投板回来调试时仍可能遇到问题。下面是一些常见故障现象和排查思路。

4.1 链路无法建立或时断时续

这是最常见的问题，可能表现为网络指示灯不亮、闪烁异常、或连接速度在10M/100M间跳动。

排查步骤：

1. 检查基础配置：确认MCU的MII/RMII接口时序配置、PHY芯片寄存器初始化（特别是自动协商相关寄存器）是否正确。用逻辑分析仪抓一下MDC/MDIO总线的读写波形，看通信是否正常。
2. 测量电源与时钟：用示波器测量PHY芯片的AVCC、DVCC等电源引脚电压是否稳定，纹波是否在芯片手册要求范围内（通常要求<50mV）。检查晶振或外部时钟输入是否正常，幅度和频率是否准确。
3. 聚焦差分信号：
   • 工具：需要一台高质量的示波器，并配备差分探头。单端探头测量差分信号会引入很大误差。
   • 测量点：在PHY芯片的TXO+/-引脚附近（终端电阻之后）测量发送信号。一个健康的100Base-TX发送波形应该是一个清晰的五电平PAM-3编码信号。
   • 看什么：观察信号幅度（是否达到约2V差分峰峰值）、波形是否干净（有无明显振铃、过冲）、眼图是否张开（如果示波器有眼图功能）。如果波形畸变严重，首先怀疑差分线布线问题：是否不等长？是否靠近干扰源？参考平面是否不完整？
4. 检查隔离区域：用万用表高阻档或绝缘电阻测试仪，测量RJ45外壳与PCB内部工作地（AGND/DGND）之间的电阻。在不通电的情况下，这个电阻应该是兆欧级甚至无穷大（因为通过高压电容连接）。如果电阻很小，说明隔离区域被平面或走线破坏了，需要检查PCB各层是否在变压器下方正确挖空。

4.2 EMC测试失败（辐射发射超标）

辐射发射（RE）测试在30MHz-1GHz频段超标，尤其是在125MHz（100M以太网基频）及其谐波（250MHz，375MHz...）处出现峰值。

分析与解决：

1. 首要嫌疑：差分线。差分线是主要的辐射源。检查差分线是否严格等长、平行？是否因绕过障碍物而变得迂回？线下方是否有完整的地平面作为参考？终端电阻的阻值是否准确（用万用表测量）？焊接是否良好？
2. 共模电流路径：以太网辐射超标很多情况下是共模辐射。共模电流可能通过意外的路径流动，例如通过寄生电容耦合到机壳。重点检查：
   • 变压器中心抽头：那个0.01uF的旁路电容是否焊接良好？它的接地端是否以最短路径连接到干净的模拟地？
   • “静默区”完整性：确保变压器到RJ45下方所有层绝对无铜。任何残留的铜皮都会成为共模电流的耦合路径。
   • 电缆与机壳连接：RJ45外壳是否通过RC网络良好连接到机壳大地？这个连接点为电缆上的共模电流提供了一个低阻抗的泄放路径，防止其通过电缆辐射出去。
3. 电源噪声：用近场探头扫描PHY芯片及其电源电路附近，看是否有强辐射点。检查所有退耦电容的布局和焊接。磁珠两侧的10uF大电容是否选用低ESR的型号？数字电源的噪声是否通过磁珠隔离不足而串入模拟侧？

4.3 静电放电（ESD）或浪涌测试失败

设备在接触放电或空气放电后重启或损坏。

加固方向：

1. 泄放路径检查：ESD电流需要一条预设的低阻抗路径泄放到大地。检查RJ45金属外壳到机壳大地的连接是否可靠？RC网络中的电阻和高压电容额定参数是否满足标准（如IEC 61000-4-2 Level 4）？PCB上的接地点是否牢固，导线是否够粗？
2. 加强隔离：确保网络变压器本身的隔离耐压满足要求（如1500Vrms）。检查变压器初级和次级引脚之间的爬电距离在PCB上是否足够。
3. 保护器件：在PHY芯片的差分线对（变压器后级，靠近芯片侧）上，可以考虑增加专用的ESD保护二极管（TVS阵列），选择低电容的型号以避免影响信号质量。将可能引入的干扰在进入芯片前就钳位掉。

设计验证清单（投板前自查）：

这份清单是我每次设计以太网接口后的必做功课，打印出来一项项打勾，能避免绝大多数低级错误。硬件设计，尤其是高速混合信号设计，细节就是一切。把陈工指南里的每一条“做什么”，都深挖成“为什么”和“怎么做最好”，下一次画板子时，你心里就更有底了。最后再分享一个小心得：在PCB投板前，可以把Gerber文件发给有经验的同事或朋友，让他们以“找茬”的眼光帮你 review 一下，特别是隔离区域和差分线部分，往往能发现你自己忽略的盲点。