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1. 大型语言模型在RTL生成中的现状与挑战

硬件描述语言（RTL）的自动生成一直是芯片设计领域的圣杯。传统RTL设计流程中，工程师需要手动编写Verilog或VHDL代码，这个过程不仅耗时（通常占整个芯片开发周期的60-70%），而且容易出错。随着大型语言模型（LLM）在代码生成领域展现出的强大能力，将其应用于RTL生成自然成为了业界关注的焦点。

1.1 RTL生成的特殊性要求

与软件代码生成不同，RTL生成需要满足四个关键要求：

• 语法正确性：生成的代码必须符合Verilog语法规范
• 可综合性：代码必须能够被综合工具转换为门级网表
• 功能正确性：设计必须通过所有测试用例的验证
• 硬件效率：综合后的设计在面积和时序上要达到可接受的水平

这些要求形成了一个严格的"质量漏斗"，每一层都是下一层的先决条件。例如，一个设计可能语法完全正确，但包含不可综合的构造（如非阻塞赋值的初始化块），或者在功能测试中表现完美，但综合后面积比参考设计大3-5倍。

1.2 现有评估方法的局限性

当前主流的RTL生成评估方法（如VerilogEval和RTLLM）主要关注前三个要求，特别是功能正确性。这些方法通常使用pass@k（在k次尝试中至少有一次通过的概率）作为主要指标。然而，这种评估存在两个关键缺陷：

1. 忽略了硬件效率指标：通过测试用例的设计可能在面积和时序上完全不可行
2. 无法检测可综合性问题：某些构造（如系统任务$display）在仿真中完全合法，但无法被综合

这种评估盲区可能导致对模型能力的误判——一个在仿真测试中表现优异的模型，实际生成的RTL可能在物理实现阶段完全无法使用。

2. 合成环路评估框架设计

2.1 整体评估流程

我们开发了一个三阶段的合成环路评估管道：

1. 语法验证：使用Icarus Verilog检查代码的基本语法
2. 综合验证：通过Yosys工具链配合Nangate45 45nm标准单元库进行综合
3. 功能验证：运行测试用例验证设计功能

只有通过全部三个阶段的设计才会进入质量评估环节。这种严格的分级筛选确保了评估结果反映真实的硬件实现能力。

2.2 硬件质量指数(HQI)设计

HQI是一个0-100分的复合指标，通过以下公式计算：

cost = 0.5*(面积/参考面积) + 0.5*(延迟/参考延迟) + 0.1*max(0,警告数-参考警告数) HQI = min(100/cost, 100)

其中：

• 面积和延迟各占50%权重，反映它们在芯片设计中的同等重要性
• 警告数作为软性指标，只惩罚超出参考设计的额外警告
• 得分为100表示与专家参考设计完全相当

我们测试了10种不同的权重配置，发现模型排名对权重选择高度稳健（Spearman ρ≥0.997），证实了HQI作为评估指标的可靠性。

2.3 任务集与模型选择

评估使用202个Verilog任务，来自两个主流基准：

• VerilogEval：155个单模块任务
• RTLLM：47个真实世界设计（包括桶形移位器、时钟分频器等）

任务根据其参考设计的AST依赖边数分配复杂度权重（1-24分），确保复杂设计对最终得分影响更大。

评估涵盖32个主流LLM，选择标准包括：

• 使用量：OpenRouter上token消耗最高的通用模型
• 代际覆盖：如OpenAI从GPT-4o到GPT-5全系列
• 前沿模型：包括Anthropic Claude全家桶和主要开源模型

这种分层选择策略确保了评估结果对整个LLM生态具有代表性。

3. 评估结果与关键发现

3.1 三层能力架构

模型表现出明显的三层分化（图1）：

• Tier 1（13个模型，HQI≥71）：由Gemini-3-Pro领衔（HQI 85.1），包括Claude系列和GPT-5高级版本
• Tier 2（11个模型，HQI 53-68）：包括GPT-4o和主要开源模型
• Tier 3（8个模型，HQI<53）：以Mistral-Nemo（HQI 18.1）为代表

值得注意的是，开源模型的最佳表现（DeepSeek-V3.2，HQI 58.8）与专有模型差距显著（约15-20点），暗示训练数据质量的关键作用。

3.2 仿真通过率与硬件质量的差异

仿真测试通过率普遍高估了模型的硬件能力，平均高7.5个HQI点。某些模型（如GPT-4.1）通过76.7%的仿真测试但HQI仅62.8，表明其许多"通过"的设计在硬件实现上效率低下。这一发现证实了仅依赖仿真测试的评估可能产生误导性结论。

3.3 尝试次数对结果的影响

多尝试策略能显著提升结果质量。最佳单次尝试与五次尝试最佳结果的差距（部署可靠性缺口）在Tier 1中位数为8.2点，某些Tier 2/3模型甚至超过17点。这意味着：

• 生产部署应使用多候选生成+自动验证策略
• 基准测试应报告多次尝试的结果，而非单次表现

3.4 失败模式分析

在32,320次生成尝试中，识别出195个真实的综合失败案例（通过语法检查但综合失败），可分为九类。三大主要失败模式占76.6%：

1. 后期语法错误（30.0%）：代码通过解析器但在Yosys细化阶段失败
2. 未定义模块引用（25.4%）：主要发生在需要特定顶层封装的VerilogEval任务
3. 不可综合构造（20.8%）：如非恒定边界while循环、initial块等

专有与开源模型表现出系统性差异：

• 专有模型倾向于后期失败（46%后期语法错误，12%综合超时）
• 开源模型更多早期RTL规范违反（40%未定义模块，29%不可综合构造）

这种差异强烈暗示训练数据组成的关键影响——专有模型可能接触更多综合级Verilog，而开源模型可能主要训练在仿真级代码上。

4. 实践建议与优化方向

4.1 模型选择策略

基于评估结果，我们建议：

• 生产环境：优先考虑Tier 1模型，特别是Gemini-3-Pro或GPT-5.4-Pro
• 研究开发：可考虑Tier 2开源模型（如DeepSeek-V3.2）以平衡成本与性能
• 避免：Tier 3模型在关键设计流程中的使用

值得注意的是，模型容量对RTL生成影响显著——GPT-5-Pro比GPT-5-Nano高出45点HQI，远大于它们在通用基准上的差距。

4.2 流程优化建议

1. 多候选验证：至少生成3-5个候选设计，选择综合质量最佳者
2. 针对性过滤：根据模型类型设置不同检查：
   • 开源模型：重点检查模块封装和不可综合构造
   • 专有模型：关注综合网表复杂性和细化错误
3. 混合工作流：将LLM生成与专家审查结合，特别对关键模块

4.3 训练数据优化

对开源模型开发者，我们建议：

1. 构建综合级Verilog语料库：从实际芯片项目中收集经过生产验证的RTL
2. 数据标注：标记代码中的可综合与不可综合部分
3. 领域适应训练：在通用代码模型基础上进行Verilog专项微调

5. 技术实现细节与注意事项

5.1 评估环境配置

为确保结果可复现，所有评估在统一环境中进行：

• 综合工具链：Yosys 0.23 + Nangate45 45nm标准单元库
• 仿真器：Icarus Verilog 12.0
• 硬件平台：AMD EPYC 7763 CPU @ 2.45GHz, 512GB RAM

每个模型-任务组合进行5次独立生成尝试，使用相同提示模板：

# Verilog模块生成任务 ## 需求描述 {任务描述} ## 接口定义 {模块接口} ## 附加要求 {任何特殊约束} 请生成符合上述要求的Verilog模块代码，只输出代码，不要包含任何解释。

5.2 常见问题排查

在实际部署中可能遇到的问题及解决方案：

问题1：综合时间过长

• 原因：模型生成过于复杂的网表
• 解决方案：设置综合超时（如30秒），超时后尝试简化设计

问题2：未定义模块错误

• 原因：模型忽略接口要求
• 解决方案：在提示中强调顶层模块定义，或后处理添加必要封装

问题3：时序违例

• 原因：生成的组合逻辑路径过长
• 解决方案：在提示中加入最大路径延迟约束，或使用流水线拆分

5.3 跨工艺库验证

为验证HQI的普适性，我们在两个额外工艺库上重新综合：

• IHP SG13G2 (130nm)
• OSU 0.35μm

结果显示模型排名高度稳定（Spearman ρ>0.99），证实HQI评估不依赖于特定工艺节点。

6. 未来研究方向

基于当前发现，我们认为以下方向最具潜力：

1. 综合反馈的迭代优化：将综合错误信息反馈给模型进行自我修正
2. 布局布线级评估：将HQI扩展到包含布线拥塞等后端指标
3. 系统级集成：评估模型在复杂IP集成和多时钟域设计中的表现
4. 专项微调：针对特定失败模式（如模块封装）进行针对性改进

特别值得注意的是，开源模型与专有模型的性能差距主要源于训练数据而非架构差异，这意味着通过精心构建综合级训练集，开源模型有望显著缩小这一差距。