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从零到一：手把手教你用FPGA实现一个单周期MIPS模型机（含完整代码与调试心得）

第一次接触CPU设计时，看着那些复杂的流水线和多级缓存结构，总觉得遥不可及。直到在实验室里用FPGA搭建出第一个能运行简单指令的单周期MIPS处理器，才真正理解了计算机最底层的运作机制。本文将带你完整走一遍这个令人兴奋的实践过程——从最基本的逻辑门开始，到最终能执行20条MIPS指令的功能完备模型机。

1. 准备工作：工具链与环境搭建

在开始编写第一行代码前，需要准备好三样关键工具：FPGA开发板、HDL开发环境和仿真工具。我使用的是Xilinx Artix-7开发板配合Vivado 2022.2，但Altera的Quartus Prime同样适用。

1.1 开发板选型建议

• 入门级：Basys3（Artix-7）或DE10-Lite（Max 10）
• 进阶推荐：Nexys A7（更多IO资源）或Cyclone V SoC开发板
• 避坑提示：确保板载时钟频率≥50MHz，且至少有8个LED和4个七段数码管用于调试

1.2 Vivado基础配置

安装后需要特别设置：

# 在Tcl控制台执行 set_property SEVERITY {Warning} [get_drc_checks NSTD-1] set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

这两条命令可以避免后续调试时无关的DRC警告干扰。

2. MIPS0阶段：最简五级流水线实现

我们从仅支持add,sub,and,or,slt五种R型指令的最简版本开始。这个阶段的核心是建立正确的数据通路。

2.1 数据通路关键模块

module RegisterFile( input clk, input [4:0] read_reg1, read_reg2, write_reg, input [31:0] write_data, input reg_write, output [31:0] read_data1, read_data2 ); reg [31:0] registers[0:31]; always @(posedge clk) begin if (reg_write) registers[write_reg] <= write_data; end assign read_data1 = registers[read_reg1]; assign read_data2 = registers[read_reg2]; endmodule

注意：寄存器文件需要同步写异步读，这是初学者常犯的时序错误点

2.2 第一个致命Bug：组合逻辑环路

在最初版本中，我将PC更新逻辑直接连到指令存储器地址端，结果综合后出现严重警告：

[Timing 38-282] The design failed to meet the timing requirements.

解决方法是在PC寄存器后插入流水线寄存器：

always @(posedge clk or posedge reset) begin if (reset) PC <= 32'h00400000; else PC <= next_PC; end

3. MIPS1阶段：支持20条基础指令

扩展后的指令集需要处理I型指令的立即数字段，这是第一个设计难点。

3.1 立即数符号扩展的Verilog技巧

wire [31:0] sign_ext_imm = {{16{instruction[15]}}, instruction[15:0]}; wire [31:0] zero_ext_imm = {16'b0, instruction[15:0]};

提示：lw/sw用符号扩展，而andi/ori需要零扩展

3.2 存储器接口设计

采用双端口Block RAM实现数据存储器：

blk_mem_gen_0 data_mem ( .clka(clk), // 写端口 .wea(mem_write), .addra(alu_result[11:2]), .dina(reg_data2), .clkb(clk), // 读端口 .addrb(alu_result[11:2]), .doutb(mem_read_data) );

调试时发现的关键点：地址需要按字对齐，所以取低10位地址时需右移2位。

4. MIPS2阶段：乘除指令与Hi/Lo寄存器

这是课程设计中最具挑战性的部分，需要特别注意乘除器的时序特性。

4.1 乘法器实现方案对比

我们选择迭代方案作为教学示例：

module multiplier( input clk, start, input [31:0] a, b, output reg [63:0] result, output reg ready ); reg [5:0] count; reg [31:0] multiplicand; reg [63:0] product; always @(posedge clk) begin if (start) begin multiplicand <= a; product <= {32'b0, b}; count <= 0; ready <= 0; end else if (!ready) begin if (product[0]) product[63:32] <= product[63:32] + multiplicand; product <= {1'b0, product[63:1]}; count <= count + 1; if (count == 31) ready <= 1; end end endmodule

4.2 除法运算的特殊处理

除法需要处理除零异常，我们在控制单元中添加：

wire div_by_zero = (alu_op == DIV_OP) && (reg_data2 == 0); assign exception = div_by_zero ? DIV_ZERO : NONE;

5. MIPS4阶段：完整联调与性能优化

当所有指令都能单独执行后，真正的挑战才开始——测试完整的程序流。

5.1 测试用例设计策略

1. 基础算术测试：斐波那契数列计算
2. 内存访问测试：数组冒泡排序
3. 边界条件测试：最大/最小立即数运算
4. 异常测试：故意触发除零错误

5.2 上板调试实用技巧

• LED状态机监控法：用开发板LED显示当前执行阶段

assign leds = {pc[7:0], state};

• 七段数码管打印：实时显示寄存器值

seg7_display disp( .clk(clk), .data(registers[display_reg]), .anodes(anode), .segments(cathode) );

6. 那些年踩过的坑：调试经验实录

1. 时序违例：在100MHz时钟下，组合逻辑路径过长导致建立时间违例。解决方法：

   • 插入流水线寄存器
   • 使用(* keep_hierarchy = "yes" *)保留层次结构

2. 指令执行错误：发现beq指令偶尔跳转错误。根本原因是：

// 错误写法：直接比较寄存器值 assign branch_taken = (reg_data1 == reg_data2); // 正确写法：考虑分支延迟槽 assign branch_taken = (opcode == BEQ) ? (reg_data1 == reg_data2) : 0;

3. 仿真与实际上板差异：ModelSim仿真正常但板级测试失败。最终发现是：

// 需要添加全局复位信号 always @(posedge clk or posedge reset) begin if (reset) begin state <= FETCH; PC <= RESET_VECTOR; end end

在实验室连续调试36小时后，当第一个冒泡排序程序正确运行并通过所有测试用例时，那种成就感至今难忘。建议每个阶段完成后都进行完整的回归测试，早期发现的问题往往最容易解决。最后分享一个查看关键信号的Tcl脚本：

add_wave {/mips_cpu_tb/uut/PC} add_wave {/mips_cpu_tb/uut/instr} add_wave -radix hex {/mips_cpu_tb/uut/reg_file/registers}