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从APB到SDA：手把手教你用Verilog搭建一个可配置的I2C Master控制器（附完整RTL代码）

在数字IC设计和FPGA开发领域，I2C总线因其简单的两线制结构和灵活的多主从配置，成为连接低速外设的首选方案。本文将带您从零开始，用Verilog实现一个基于APB总线的可配置I2C Master控制器，涵盖从时钟分频到状态机设计的完整流程。不同于市面上泛泛而谈的理论教程，我们将聚焦于工程实践中的关键细节——比如为什么I2C可以复用移位寄存器而UART不行，以及如何正确处理双向SDA线的三态控制。

1. I2C Master控制器架构设计

一个完整的I2C Master控制器需要解决三个核心问题：总线时序控制、数据传输管理和状态监控。我们的设计采用分层架构，各模块通过APB总线进行配置和数据交换。以下是主要功能模块的划分：

• APB接口模块：负责与系统总线的通信，包括地址解码、寄存器读写和中断处理
• 时钟分频器：根据Prescale寄存器值生成符合I2C标准的SCL时钟
• 控制状态机：实现START/STOP条件生成、数据移位、ACK检测等协议关键操作
• 移位寄存器：在发送和接收模式间切换，完成并行-串行转换
• 双向PAD控制器：处理SDA线的方向控制和高阻态管理

提示：I2C协议规定SCL时钟频率标准模式为100kHz，快速模式为400kHz。实际设计中需要根据系统时钟频率计算Prescale值。

1.1 APB总线接口实现

APB(Advanced Peripheral Bus)是ARM公司提出的低功耗外设总线标准，非常适合连接I2C这类低速设备。我们的设计采用APB3协议，关键信号包括：

以下是APB接口的Verilog代码框架：

module apb_interface ( input wire PCLK, input wire PRESETn, input wire [31:0] PADDR, input wire PSEL, input wire PENABLE, input wire PWRITE, input wire [31:0] PWDATA, output reg [31:0] PRDATA, output wire PREADY ); // 寄存器地址定义 localparam PRELO_ADDR = 8'h00; localparam PREHI_ADDR = 8'h04; localparam CTR_ADDR = 8'h08; localparam TXR_ADDR = 8'h0C; localparam RXR_ADDR = 8'h0C; // 与TXR相同地址 localparam CR_ADDR = 8'h10; localparam SR_ADDR = 8'h10; // 与CR相同地址 // 寄存器组 reg [7:0] prelo_reg; reg [7:0] prehi_reg; reg [7:0] ctr_reg; reg [7:0] txr_reg; reg [7:0] rxr_reg; reg [7:0] cr_reg; reg [7:0] sr_reg; // APB读写逻辑 always @(posedge PCLK or negedge PRESETn) begin if (!PRESETn) begin // 复位寄存器 end else if (PSEL && PENABLE && !PWRITE) begin // 读操作 case (PADDR[7:0]) PRELO_ADDR: PRDATA <= {24'h0, prelo_reg}; // 其他寄存器处理... endcase end else if (PSEL && PENABLE && PWRITE) begin // 写操作 case (PADDR[7:0]) PRELO_ADDR: prelo_reg <= PWDATA[7:0]; // 其他寄存器处理... endcase end end assign PREADY = 1'b1; // 本设计始终准备好 endmodule

2. 时钟分频与SCL生成

I2C总线的时钟(SCL)需要从系统时钟分频得到。分频系数由Prescale寄存器决定，计算公式为：

分频系数 = (系统时钟频率) / (5 × 目标SCL频率) - 1

例如，当系统时钟为50MHz，目标SCL为100kHz时：

分频系数 = 50,000,000 / (5 × 100,000) - 1 = 99

对应的Prescale寄存器应设置为0x63（99的十六进制）。以下是时钟分频模块的实现：

module clk_divider ( input wire clk, input wire resetn, input wire [15:0] prescale, output reg scl_out, output reg scl_phase ); reg [15:0] counter; reg [2:0] phase_cnt; always @(posedge clk or negedge resetn) begin if (!resetn) begin counter <= 16'h0; phase_cnt <= 3'h0; scl_out <= 1'b1; scl_phase <= 1'b0; end else begin if (counter == prescale) begin counter <= 16'h0; phase_cnt <= phase_cnt + 1; // 生成SCL的5个相位 case (phase_cnt) 3'd0: scl_out <= 1'b1; // SCL高电平 3'd1: scl_out <= 1'b1; // 保持 3'd2: scl_out <= 1'b0; // SCL下降沿 3'd3: scl_out <= 1'b0; // SCL低电平 3'd4: begin scl_out <= 1'b1; // SCL上升沿 scl_phase <= ~scl_phase; // 用于数据采样 end endcase end else begin counter <= counter + 1; end end end endmodule

注意：I2C协议规定数据在SCL高电平期间必须保持稳定，变化只能发生在SCL低电平时。因此我们使用5相位时钟控制，确保满足建立和保持时间要求。

3. 核心状态机设计

I2C协议的状态机需要处理以下基本操作：

1. 生成START条件（SCL高时SDA下降沿）
2. 发送7位从机地址+R/W位
3. 接收/发送数据字节
4. 处理ACK/NACK响应
5. 生成STOP条件（SCL高时SDA上升沿）

状态转移图如下：

IDLE → START → ADDR → DATA → ACK → (STOP或重复DATA)

对应的Verilog实现：

module i2c_fsm ( input wire clk, input wire resetn, input wire scl_phase, input wire [7:0] tx_data, input wire start, input wire stop, output reg [7:0] rx_data, output reg sda_out, output reg sda_oen, // 输出使能(0=驱动,1=高阻) output reg busy ); typedef enum logic [2:0] { ST_IDLE, ST_START, ST_ADDR, ST_DATA, ST_ACK, ST_STOP } state_t; state_t current_state, next_state; reg [3:0] bit_cnt; reg [7:0] shift_reg; reg ack_received; always @(posedge clk or negedge resetn) begin if (!resetn) begin current_state <= ST_IDLE; bit_cnt <= 4'h0; shift_reg <= 8'h00; ack_received <= 1'b0; busy <= 1'b0; end else begin current_state <= next_state; if (scl_phase) begin case (current_state) ST_START: begin sda_out <= 1'b0; // 产生START条件 sda_oen <= 1'b0; busy <= 1'b1; end ST_ADDR, ST_DATA: begin if (bit_cnt < 8) begin sda_out <= shift_reg[7]; sda_oen <= 1'b0; shift_reg <= {shift_reg[6:0], 1'b0}; bit_cnt <= bit_cnt + 1; end else begin sda_oen <= 1'b1; // 释放SDA线准备接收ACK bit_cnt <= 4'h0; end end ST_ACK: begin ack_received <= ~sda_in; // 检测ACK(低电平) if (stop) begin next_state <= ST_STOP; end else begin shift_reg <= tx_data; // 加载下一字节 next_state <= ST_DATA; end end ST_STOP: begin sda_out <= 1'b1; // 产生STOP条件 sda_oen <= 1'b0; busy <= 1'b0; end endcase end end end // 状态转移逻辑 always @(*) begin case (current_state) ST_IDLE: next_state = start ? ST_START : ST_IDLE; ST_START: next_state = ST_ADDR; ST_ADDR: next_state = (bit_cnt == 8) ? ST_ACK : ST_ADDR; ST_DATA: next_state = (bit_cnt == 8) ? ST_ACK : ST_DATA; ST_ACK: next_state = stop ? ST_STOP : ST_DATA; ST_STOP: next_state = ST_IDLE; default: next_state = ST_IDLE; endcase end endmodule

4. 双向SDA线处理与PAD设计

I2C的SDA线是双向信号，需要特殊处理。在Verilog中，我们使用三态门实现：

module i2c_pad ( input wire sda_out, input wire sda_oen, // 0=驱动, 1=高阻 output wire sda_in, inout wire sda_pad ); assign sda_pad = sda_oen ? 1'bz : sda_out; assign sda_in = sda_pad; endmodule

这种设计的关键点在于：

• 当主机驱动SDA时(sda_oen=0)，sda_out值被输出到sda_pad
• 当主机释放总线时(sda_oen=1)，sda_pad呈现高阻态，由上拉电阻维持高电平
• sda_in始终反映SDA线上的实际电平状态

重要提示：在实际FPGA实现中，需要确保综合器正确推断出三态缓冲器。Xilinx器件通常需要实例化IOBUF原语，而Intel器件可能需要使用ALTIOBUF。

5. 完整系统集成与验证

将各模块集成后，完整的I2C Master控制器顶层结构如下：

module i2c_master ( // APB接口 input wire PCLK, input wire PRESETn, input wire [31:0] PADDR, input wire PSEL, input wire PENABLE, input wire PWRITE, input wire [31:0] PWDATA, output wire [31:0] PRDATA, output wire PREADY, // I2C接口 output wire scl_pad, inout wire sda_pad, // 中断 output wire IRQ ); // 内部信号声明 wire [15:0] prescale; wire [7:0] ctr_reg; wire [7:0] txr_reg; wire [7:0] rxr_reg; wire [7:0] cr_reg; wire [7:0] sr_reg; wire scl_out, scl_phase; wire sda_out, sda_oen, sda_in; wire start_cond, stop_cond; wire busy, ack_received; // 模块实例化 apb_interface u_apb ( .PCLK(PCLK), .PRESETn(PRESETn), .PADDR(PADDR), .PSEL(PSEL), .PENABLE(PENABLE), .PWRITE(PWRITE), .PWDATA(PWDATA), .PRDATA(PRDATA), .PREADY(PREADY) ); clk_divider u_clkdiv ( .clk(PCLK), .resetn(PRESETn), .prescale(prescale), .scl_out(scl_out), .scl_phase(scl_phase) ); i2c_fsm u_fsm ( .clk(PCLK), .resetn(PRESETn), .scl_phase(scl_phase), .tx_data(txr_reg), .start(start_cond), .stop(stop_cond), .rx_data(rxr_reg), .sda_out(sda_out), .sda_oen(sda_oen), .busy(busy) ); i2c_pad u_scl_pad ( .sda_out(1'b0), // SCL始终由主机驱动 .sda_oen(~ctr_reg[7]), // I2C使能时驱动SCL .sda_in(), // 不需要读取SCL输入 .sda_pad(scl_pad) ); i2c_pad u_sda_pad ( .sda_out(sda_out), .sda_oen(sda_oen), .sda_in(sda_in), .sda_pad(sda_pad) ); // 控制逻辑 assign prescale = {prehi_reg, prelo_reg}; assign start_cond = cr_reg[1] && !busy; assign stop_cond = cr_reg[0] && busy; assign IRQ = (sr_reg[0] && ctr_reg[6]); // 中断状态且中断使能 endmodule

验证时，建议采用以下测试序列：

1. 配置Prescale寄存器设置正确的SCL频率
2. 使能I2C控制器(CTR[7]=1)
3. 写入从机地址+R/W位到TXR寄存器
4. 设置CR寄存器启动传输
5. 轮询SR寄存器或等待中断
6. 读取RXR寄存器获取数据(读操作时)
7. 设置CR寄存器生成STOP条件

在Xilinx Vivado中，可以使用ILA(Integrated Logic Analyzer)实时捕捉SCL和SDA信号，验证协议时序的正确性。